JPH0242275B2 - - Google Patents

Description

しを停止する回路２３ を備えたことを特徴とする復号化回路。

【発明の詳細な説明】

発明の技術分野 本発明は、可変長符号化された画像信号を一定
速度で受信し、その可変長符号化信号を復号する
為の復号化回路に関するものである。

従来技術と問題点 画像信号を符号化して伝送する方式に於て、高
性能符号化の為の種々の方式が提案されている。
例えば生起確率の最も大きい符号に対して最も短
い符号を割当てることにより、高性能符号化を行
う可変長符号化方式が知られている。この可変長
符号化方式は、１サンプル値のビツト長がそれぞ
れ異なる画像信号を、一定速度で伝送されるもの
である。受信側では、この一定速度のデータを受
信して、可変長符号のパターンを識別することに
より順次固定長符号に変換するものである。

第１図は従来の復号回路の要部ブロツク図であ
り、１は入力端子、２はバツフアメモリ、３はフ
リツプフロツプ回路、４はマルチプレクサ、５は
符号変換回路、６は制御回路、７ａ，７ｂ，９は
フリツプフロツプ回路、８は特殊符号検出回路、
１０は加算回路、１１はセレクタ、１２は比較回
路、１３はオア回路、１４はアンド回路、１６は
復号出力端子、CLKはクロツク信号、RCKは読
出クロツク信号である。バツフアメモリ２には一
定速度で受信したデータを順次書込み、読出クロ
ツク信号RCKにより所定のビツト数づつ例えば
８ビツトづつ並列読出しを行い、フリツプフロツ
プ回路３、マルチプレクサ４及び特殊符号検出回
路８に加える。

特殊符号検出回路８は、バツフアメモリ２から
読み出されたデータの中から、可変長符号列の特
殊符号を検出するものであり、この特殊符号は、
例えば送信側の画像信号の水平同期信号のタイミ
ングで形成され、その次に可変長符号列が伝送さ
れる。即ち特殊符号間に可変長符号列が伝送され
るものである。なお特殊符号の次には制御情報を
挿入して伝送される場合もある。この特殊符号の
検出により得られた特殊符号の先頭ビツト位置情
報は、フリツプフロツプ回路９にセツトされる。

又フリツプフロツプ回路３はバツフアメモリ２
から順次読出クロツク信号RCKによつて読出さ
れる例えば８ビツトのデータをセツトし、次の読
出タイミングによる８ビツトのデータと共にマル
チプレクサ４に入力する。従つてマルチプレクサ
４には16ビツトが入力され、フリツプフロツプ回
路７ａからの読出ビツト位置情報に従つたビツト
位置の復号すべき符号を先頭とする形式の８ビツ
トが符号変換回路５に入力される。符号変換回路
５は、制御回路６からのモード情報等に応じて予
め定められた可変長符号パターンを識別し、その
可変長符号の長さを示す情報を加算回路１０に入
力し、且つ固定長符号に変換して出力端子１６か
ら復号出力として出力する。

加算回路１０は、符号変換回路５からの可変長
符号の長さの情報と、フリツプフロツプ回路７ａ
からの前回の読出ビツト位置情報との加算によ
り、次の読出ビツト位置を示す情報を出力する。
この加算回路１０の出力と、特殊符号検出回路８
で検出しフリツプフロツプ回路９にセツトされて
いる特殊符号の先頭ビツト位置情報とを比較回路
１２で比較し、比較一致或いは特殊符号の先頭ビ
ツト位置情報の方が小さい場合以外に、セレクタ
１１を制御して加算回路１０の出力の読出ビツト
位置情報をフリツプフロツプ回路７ａにセツトさ
せ、それ以外のときは、セレクタ１１を制御して
フリツプフロツプ回路９にセツトされている特殊
符号の先頭ビツト位置情報をフリツプフロツプ回
路７ａにセツトさせる。又セレクタ１１が特殊符
号の先頭ビツト位置情報を選択したときの比較回
路１２の出力をフリツプフロツプ回路７ｂにセツ
トし、そのセツト出力を制御回路６に加えて特殊
符号の検出が行われたことを通知し、制御回路６
は、例えば特殊符号が水平同期のタイミングで形
成されている場合には、次の走査線の画像信号の
復号制御を行うことになる。

フリツプフロツプ回路７ａの出力の読み出しビ
ツト位置情報により、マルチプレクサ４は符号変
換回路５に加えるデータを選択し、又加算回路１
０はそのビツト位置情報と符号変換回路５からの
可変長符号の符号長情報とを加算し、例えば読み
出しビツト位置情報が５ビツト目を示し、可変長
符号の符号長情報が５ビツト長であることを示す
場合、加算回路１０の出力の次の読出ビツト位置
情報は、次の読み出しクロツクで読み出されるデ
ータ16ビツトのうちの２ビツト目（本例では８ビ
ツト並列に処理していくものとすると、５ビツト
＋５ビツト−８ビツト＝２ビツトとなる）を示す
ものとなる。

バツフアメモリ２の読出しは、読出クロツク信
号RCKにより行われるもので、アンド回路１４
からその読出クロツク信号RCKが出力される。
又、クロツク信号CLKはフリツプフロツプ回路
７ａ，７ｂのクロツク信号として加えられ、又ア
ンド回路１４に加えられる。従つて読出クロツク
信号RCKはフリツプフロツプ回路７ａ，７ｂの
出力に応じて出力されることになる。

前述の如き従来の復号化回路に於ては、特殊符
号が検出され、比較回路１２の出力によりセレク
タ１１が制御されてフリツプフロツプ回路９にセ
ツトされた先頭ビツト位置情報が選択されるまで
の遅延時間で、復号化回路としての動作速度が決
定されるものとなり、例えばシヨツトキーTTL
とバイポーラROMとにより構成した場合、前述
の遅延時間により8MHz程度の動作時間に制限さ
れるものであつた。

発明の目的 本発明は、比較的簡単な構成により高速動作を
可能とすることを目的とするものである。

発明の構成 本発明は、予め定められたビツパターンの特殊
符号間に制御信号と複数の可変長符号を挿入した
一定速度の符号列データを受信するバツフアメモ
リ２、該バツフアメモリから所定のビツト長単位
で順次読出して読出ビツト位置情報に従つたビツ
ト位置から所定のビツト長のデータを出力するマ
ルチプレクサ４、該マルチプレクサからのデータ
を入力し可変長符号規則に従つて可変長符号を識
別して該可変長符号の符号長情報を出力する符号
変換回路５、該符号変換回路からの符号長情報と
前記読出ビツト位置情報とを加算して次回の読出
ビツト位置情報とする加算回路１０、前記特殊符
号を検出して先頭ビツト位置情報を出力する特殊
符号検出回路８、該特殊符号検出回路からの先頭
ビツト位置情報と前記マルチプレクサにて使用さ
れた読出ビツト位置情報とを比較する比較回路１
２、該比較回路により比較して比較一致或いは前
記先頭ビツト位置情報の方が小さいとき該先頭ビ
ツト位置情報を次回の読出ビツト位置情報とし、
それ以外のときは前記加算回路の出力を次回の読
出ビツト位置情報とするセレクタ１１、前記特殊
符号が検出されかつ前記比較回路の出力で前記セ
レクタを制御して前記読出ビツト位置情報を選択
したとき、前記バツフアメモリの読出しを停止す
る回路２３を備えたことを特徴とする。

以下実施例について詳細に説明する。

発明の実施例 第２図は本発明の実施例の基本構成を示すもの
であり、第１図と同一符号は同一部分を示すもの
であつて、２０はアンド回路、２３はバツフアメ
モリ読出停止回路である。第１図との相違点は、
比較回路１２で特殊符号の検出による先頭ビツト
位置情報とフリツプフロツプ回路７ａにセツトさ
れた読出ビツト位置情報とを比較し、比較一致或
いは先頭ビツト位置情報の方が小さいことを示
し、且つ特殊符号が検出されたことにより、アン
ド回路２０の出力でセレクタ１１が制御されて、
先頭ビツト位置情報がフリツプフロツプ回路７ａ
にセツトされる。本発明においてはこのように先
頭ビツト位置をセツトする回路部分と、特殊符号
が検出され、且つ比較回路１２の出力でセレクタ
１１を制御して読出ビツト位置情報を選択したと
き、バツフアメモリ２の読出しを停止する回路２
３を備えている。即ち特殊符号が検出されて、そ
の先頭ビツト位置情報と今回の読出ビツト位置情
報との比較結果によりセレクタ１１で、先頭ビツ
ト位置情報を選択することができるので、特殊符
号の検出により先頭ビツト位置情報が次回の読出
ビツト位置情報と等しいか或いは小さいとき、次
の読出クロツク信号RCKが出力され、バツフア
メモリ２から次の８ビツトの読出しが行われて、
次の可変長符号の復号を開始することができる。
従つて復号化処理を高速化することができる。ま
た、バツフアメモリ読出停止回路２３により、デ
ータ誤りがある場合でも特殊符号の前の可変長符
号を誤識別することがなく、その次の特殊符号を
検出できることになる。

すなわちバツフアメモリ読出停止回路２３は、
伝送路エラー等によつて特殊符号の一部が可変長
符号データの一部として復号化された場合にも、
特殊符号の後に続くデータの復号化が正常に行え
るようにするものである。

第３図は本発明の実施例の要部ブロツク図であ
る。第３図に於て第１図及び第２図と同一符号は
同一部分を示し、１８〜２０はアンド回路、２１
はインバータ、２２はオア回路、２４はフリツプ
フロツプ回路である。第２図に示されたバツフア
メモリ読出停止回路２３はアンド回路１８、オア
回路２２等によつて構成される。フリツプフロツ
プ回路９にセツトされる先頭ビツト位置情報がｎ
ビツト構成、符号変換回路５からの可変長符号の
符号長情報はｎ−１ビツト構成、フリツプフロツ
プ回路７ａからマルチプレクサ４及び加算回路１
０に加えられる次回の読出ビツト位置情報はｎ−
１ビツト構成の場合、加算回路１０の加算出力は
ｎビツト構成となり、セレクタ１１によりフリツ
プフロツプ回路９又は加算回路１０の出力のｎビ
ツトが選択されてフリツプフロツプ回路７ａにセ
ツトされる。先頭ビツト位置情報の最上位ビツト
MSBはインバータ２１により反転されて、フリ
ツプフロツプ回路２４及びオア回路２２に加えら
れる。又その最上位ビツトMSBはアンド回路１
９，２０に加えられる。

セレクタ１１で選択されたビツト位置情報のう
ちの最上位ビツトMSBがアンド回路１８にオア
回路２２の出力と共に加えられる。比較回路１２
には、フリツプフロツプ回路７ａにセツトされた
最上位ビツトMSBとｎ−１ビツトとのｎビツト
が次回の読出ビツト位置情報として、又フリツプ
フロツプ回路９にセツトされた先頭ビツト位置情
報のうちのｎ−１ビツトとアンド回路１９の出力
を最上位ビツトMSBとしたｎビツトが先頭ビツ
ト位置情報としてそれぞれ加えられて比較され、
比較出力がアンド回路２０に加えられる。特殊符
号検出回路８により特殊符号が検出されると、フ
リツプフロツプ回路９にセツトされる先頭ビツト
位置情報の最上位ビツトMSBは“１”となる。
従つてインバータ２１の出力は“０”となり、又
最上位ビツトMSBが“１”であるから、アンド
回路１９，２０は開かれることになる。

フリツプフロツプ回路７ａは、セレクタ１１で
選択されたｎビツトとアンド回路１８の出力とを
セツトするものであり、そのアンド回路１８の出
力をセツトしてアンド回路１４に加える構成を有
している。従つてアンド回路１８の出力が“１”
となることにより、クロツク信号CLKがアンド
回路１４を通過し、読出クロツク信号RCKが出
力されることになる。

第４図は可変長符号情報パターンと符号長情報
との対応の一例を示すものであり、又特殊符号と
して“100000000001”の12ビツト構成を用いた場
合の動作の一例を第５図に示す。この第５図に於
て、ｔは時刻、Ａはマルチプレクサ４の入力を上
位ビツトと下位ビツト即ちフリツプフロツプ回路
３のセツト出力を上位ビツト、バツフアメモリ２
の読出データを下位ビツトとして示すものであ
り、又Ｂはフリツプフロツプ回路９のセツト出力
を示し、×印は不定であることを示す。又Ｃはマ
ルチプレクサ４の制御入力即ち読出ビツト位置情
報を示す。又Ｄは符号変換回路５からの符号長情
報、Ｅは加算回路１０の出力、Ｆは比較回路１２
の比較出力、Ｇはフリツプフロツプ回路７ａの出
力を示す。

特殊符号検出回路８は、バツフアメモリ２から
順次読出される８ビツトのデータを少なくとも３
回分保持して12ビツト構成の特殊符号を検出する
構成を有するものであり、時刻ｔ１に於ては、マ
ルチプレクサ４に上位ビツトの“00010000”と下
位ビツトの“00000010”とが加えられ、その時点
で特殊符号検出回路８により12ビツトの特殊符号
が検出され、フリツプフロツプ回路９には、最上
位ビツトMSBを“１”とした特殊符号の先頭ビ
ツト位置情報“1011”がセツトされる。“1011”
内の“011”は特殊符号の先頭ビツト位置がバツ
フアメモリ２からの８ビツト並列データ中の４ビ
ツト目であることを示すものである。

又その時点で、マルチプレクサ４に読出ビツト
位置情報Ｃとして“011”により４ビツト目を示
しているとすると、符号変換回路５には
“10000000”の８ビツトが入力される。又フリツ
プフロツプ回路９のセツト出力の最上位ビツト
MSBが特殊符号検出により“１”となるから、
インバータ２１の出力は“１”となり、又アンド
回路１９，２０は開かれる。又比較回路１２に
は、フリツプフロツプ回路９のセツト出力Ｂの最
上位ビツトMSBを除くｎ−１ビツトの“011”と
アンド回路１９の出力の“１”（前回のインバー
タ２１の出力が“１”でフリツプフロツプ回路２
４にこの“１”がセツトされていることによる）
が最上位ビツトMSBとして加えられ、且つフリ
ツプフロツプ回路７ａのセツト出力Ｇの“1011”
が加えられ、両者は一致するので、比較回路１２
の出力Ｆは“１”となり、アンド回路２０の出力
は“１”となる。それによりセレクタ１１はフリ
ツプフロツプ回路９のセツト出力Ｂを選択してフ
リツプフロツプ回路７ａに加えることになり、又
フリツプフロツプ回路７ｂに“１”がセツトさ
れ、そのセツト出力は制御回路６に特殊符号検出
情報として加えられる。

又アンド回路２０の出力が“１”であると共に
セレクタ１１で選択されたフリツプフロツプ回路
９のセツト出力Ｂの最上位ビツトMSBが“１”
であるから、アンド回路１８の出力は“１”とな
り、フリツプフロツプ回路７ａにこの“１”がセ
ツトされ、従つてアンド回路１４の出力の読出ク
ロツク信号RCKは、クロツク信号CLKのタイミ
ングで“１”となる。

前述のように、時刻ｔ１に於ては、符号変換回
路５からは可変長符号規則に従うパターンが入力
されていないので、符号長情報は出力されず、又
加算回路１０の出力Ｅは、セレクタ１１で選択さ
れないので×印で示すように、関係のないものと
なる。

時刻ｔ２に於ては、読出クロツク信号RCKに
よりバツフアメモリ２から次の８ビツトのデータ
が読出されるので、その時点では特殊符号検出回
路８では特殊符号が検出されないものとなり、フ
リツプフロツプ回路９のセツト出力Ｂは、最上位
ビツトMSBが“０”となる任意の値となる。又
マルチプレクサ４にはフリツプフロツプ回路７ａ
にセツトされたｎ−１ビツトの“011”が加えら
れ、符号変換回路５には４ビツト目からの
“00010011”が加えられる。その時制御回路６は
フリツプフロツプ回路７ｂからの特殊符号検出情
報を受信しているので、符号変換回路５に制御信
号を加えて、の出力Ｄを＊印で示すように強制的
に“0100”とする。それにより加算回路１０の出
力Ｅは、“011”と“100”との加算を行い、
“0111”を出力することになる。この出力Ｅはセ
レクタ１１に加えられ、その時点のフリツプフロ
ツプ回路９のセツト出力Ｂの最上位ビツトMSB
は“０”であるから、アンド回路２０の“０”の
出力により、加算回路１０の出力Ｅが選択されて
フリツプフロツプ回路７ａに加えられる。

又セレクタ１１で選択された加算回路１０の出
力Ｅの最上位ビツトMSBは“０”であるから、
アンド回路１８の出力は“０”となり、従つてア
ンド回路１４の出力の読出クロツク信号RCKは
“０”であるから、バツフアメモリ２からの読出
しは行われない。

時刻ｔ３に於ては、マルチプレクサ４の入力デ
ータＡは変化ないが、読出ビツト位置情報Ｃは
“111”で８ビツト目を示すものなつているので、
符号変換回路５には、“00110010”が入力される。
この入力パターンのうち、第４図を参照すると、
“001”の３ビツトが可変長符号のパターンである
から、符号変換回路５は“0011”を符号長情報Ｄ
として出力することになる。従つて加算回路１０
の出力Ｅは“1010”となる。最上位ビツトMSB
が“１”となることにより、アンド回路１８の出
力が“１”となり、フリツプフロツプ回路７ａに
この“１”と、セレクタ１１で選択された加算回
路１０の出力Ｅとがセツトされ、クロツク信号
CLKのタイミングで読出クロツク信号RCKが
“１”となり、バツフアメモリ２から次の８ビツ
トのデータが読出され、次の時刻ｔ４に示す状態
に移行する。

時刻ｔ４に於ては、読出ビツト位置情報が
“010”で３ビツト目を示すので、マルチプレクサ
４から符号変換回路５に３ビツト目からの
“10010000”が加えられる。符号変換回路５では、
“1001”の符号長情報Ｄとして“0100”を出力す
る。加算回路１０の出力Ｅは“010”となり、こ
の加算回路１０の出力Ｅはセレクタ１１を介して
フリツプフロツプ回路７ａにセツトされ、次の読
出ビツト位置情報Ｃは“110”で７ビツト目を示
すものとなる。この場合のフリツプフロツプ回路
７ａのセツト出力Ｇの最上位ビツトMSBは“０”
であるので、読出クロツク信号RCKは出力され
ない。

次の時刻ｔ５に於ては、読出ビツト位置情報Ｃ
が７ビツト目を示すので、符号変換回路５には７
ビツト目からの“00001011”が入力される。その
入力データのうちの“000010”に対応した符号長
情報Ｄ“0110”が符号変換回路５から出力され、
加算回路１０の加算出力Ｅは“1100”となり、最
上位ビツトMSBが“１”であることにより、読
出クロツク信号RCKが出力され、バツフアメモ
リ２から次の８ビツトのデータが読出され、次の
時刻ｔ６に示す状態に移行する。

以下同様にして、時刻ｔ８に移行すると、特殊
符号検出回路８で特殊符号を検出し、フリツプフ
ロツプ回路９に最上位ビツトMSBを“１”とし
且つ先頭ビツト位置情報を示す“1011”をセツト
する。その時点の読出ビツト位置情報Ｃは“001”
で、２ビツト目を示すので、符号変換回路５には
“10100000”が加えられる。この入力データのう
ちの“101”に対応して符号長情報Ｄは“0011”
となる。又加算回路１０の出力Ｅは“0100”とな
る。この時点で特殊符号変換回路８で12ビツトの
特殊符号を検出し、フリツプフロツプ回路９に
“1011”がセツトされる。又比較回路１２では、
フリツプフロツプ回路７ａの出力Ｇの“1001”
と、フリツプフロツプ回路９のセツト出力Ｂとが
入力されることになり、フリツプフロツプ回路７
ａのセツト出力Ｂの方が大きいので、比較出力Ｆ
は“０”となる。従つてセレクタ１１は加算回路
１０の出力Ｅを選択し、且つ読出クロツク信号
RCKは出力されない。

前述の場合、例えば伝送路におけるエラーによ
つて可変長符号の“101”に誤りがあり、特殊符
号の先頭ビツトを可変長符号として復号すること
になるものであるが、特殊符号検出回路８で特殊
符号を検出したことにより、フリツプフロツプ回
路９の最上位ビツトMSBが“１”となり、イン
バータ２１の出力が“０”で且つ比較回路１２の
出力Ｆが“０”であれば、読出クロツク信号
RCKが出力されず、且つフリツプフロツプ回路
７ｂもセツトされないので、読出ビツト位置情報
Ｃに従つて次のデータが符号変換回路５に入力さ
れる。

時刻ｔ９に於ては、読出ビツト位置情報Ｃが
“100”で５ビツト目を示すから、符号変換回路５
には５ビツト目からの“00000000”が入力され
る。又フリツプフロツプ回路７ａのセツト出力Ｇ
は“0100”となり、フリツプフロツプ回路９のセ
ツト出力Ｂは“1011”であるから、比較回路１２
の出力Ｆは“１”となる。それによりセレクタ１
１はフリツプフロツプ回路９のセツト出力Ｂを選
択してフリツプフロツプ回路７ａに加え、又フリ
ツプフロツプ回路７ｂに“１”がセツトされて制
御回路６に特殊符号の検出情報が通知される。フ
リツプフロツプ回路９のセツト出力Ｂがフリツプ
フロツプ回路７ａにセツトされることにより、読
出クロツク信号RCKが出力され、バツフアメモ
リ２から次の８ビツトのデータが読出され、次の
時刻ｔ１０に示す状態に移行する。

時刻ｔ１０に於ては、制御回路６からの制御信
号により符号変換回路５は＊印で示す“0100”を
符号長情報Ｄとして出力する。又読出ビツト位置
情報は“011”であるから、加算回路１０の出力
Ｅは“0111”となる。又その時点では、特殊符号
の検出が行われていないので、フリツプフロツプ
回路９のセツト出力Ｂの最上位ビツトMSBは
“０”となる。又加算回路１０の出力Ｅが選択さ
れてフリツプフロツプ回路７ａにセツトされる
が、その最上位ビツトMSBは“０”であるから、
読出クロツク信号RCKは出力されない。

このようにして、可変長符号のビツト誤りがあ
つて、特殊符号の一部を可変長符号として復号し
ても、特殊符号を特殊符号検出回路８で検出する
ことができるから、その検出により、次の可変長
符号の先頭から正しく復号を開始することができ
ることになり、特殊符号の次に来る制御情報も正
しく検出できることになる。

更に、動作速度を決定する遅延時間は、フリツ
プフロツプ回路３とマルチプレクサ４と符号変換
回路５と加算回路１０とセレクタ１１とアンド回
路１８，１４とによるもので、第１図に示す構成
に比較して、比較回路１２が入つていないのでそ
の分遅延時間を短くすることが可能となり、シヨ
ツトキーTTLとバイポーラROMとにより構成し
た場合には、動作速度を12MHz以上にすることが
可能となる。

発明の効果 以上説明したように、本発明は、可変長符号列
を一定速度で受信するバツフアメモリ２から所定
のビツト長のデータを順次読出して、可変長符号
を固定長符号に変換する復号化回路に於て、特殊
符号を検出したとき、先頭ビツト位置情報と読出
ビツト位置情報とを比較し、両者が同じか又は読
出ビツト位置情報の方が大きいときには、特殊符
号検出に従つて、特殊符号の次からの可変長符号
の復号化を開始するようにしているものであり、
可変長符号のビツト誤りがあつて、特殊符号の一
部を可変長符号として復号したとしても、特殊符
号の次から正しく可変長符号の復号を行うことが
可能となり、又読出ビツト位置情報をマルチプレ
クサ４に加える径路の遅延時間を短くすることが
できるので、高速動作が可能となる利点がある。

【図面の簡単な説明】

第１図は従来の可変長符号の復号化回路のブロ
ツク図、第２図は本発明の実施例の基本回路とな
るブロツク図、第３図は本発明の実施例のブロツ
ク図、第４図は可変長符号のパターンと符号長情
報の関係の一例の説明図、第５図は本発明の実施
例の動作説明図である。 １は入力端子、２はバツフアメモリ、３はフリ
ツプフロツプ回路、４はマルチプレクサ、５は符
号変換回路、６は制御回路、７ａ，７ｂはフリツ
プフロツプ回路、８は特殊符号検出回路、９は特
殊符号の検出情報と先頭ビツト位置情報をセツト
するフリツプフロツプ回路、１０は読出ビツト位
置情報と符号長情報とを加算する加算回路、１１
はセレクタ、１２は比較回路、１４，１８，１
９，２０はアンド回路、２１はインバータ、２２
はオア回路、２３はバツフアメモリ読出停止回
路、２４はフリツプフロツプ回路である。

Claims (1)

1. 【特許請求の範囲】 １ 予め定められたビツトパターンの特殊符号間
   に制御信号と複数の可変長符号を挿入した一定速
   度の符号列データを受信するバツフアメモリ２、 該バツフアメモリから所定のビツト長単位で順
   次読出して読出ビツト位置情報に従つたビツト位
   置から所定のビツト長のデータを出力するマルチ
   プレクサ４、 該マルチプレクサからのデータを入力し可変長
   符号規則に従つて可変長符号を識別して該可変長
   符号の符号長情報を出力する符号変換回路５、 該符号変換回路からの符号長情報と前記読出ビ
   ツト位置情報とを加算して次回の読出ビツト位置
   情報とする加算回路１０、 前記特殊符号を検出して先頭ビツト位置情報を
   出力する特殊符号検出回路８、 該特殊符号検出回路からの先頭ビツト位置情報
   と前記マルチプレクサにて使用された読出ビツト
   位置情報とを比較する比較回路１２、 該比較回路により比較して比較一致或いは前記
   先頭ビツト位置情報の方が小さいとき該先頭ビツ
   ト位置情報を次回の読出ビツト位置情報とし、そ
   れ以外のときは前記加算回路の出力を次回の読出
   ビツト位置情報とするセレクタ１１、 前記特殊符号が検出されかつ前記比較回路の出
   力で前記セレクタを制御して前記読出ビツト位置
   情報を選択したとき、前記バツフアメモリの読出