JPH0242815A - 高調波低減パルス幅変調波形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、例えば直流−交流変換器（インバータ〕をパ
ルス幅変調（ＰＷＭ）制御する際に使用することが可能
なパルス幅変調波形成回路に関するものである。

インバータから正弦波交流を得るためには、矩形波を交
互に発生するよジは、矩形波を複数のパルスに分割し、
高調波成分が少なくなるようにパルスを配列させること
が望ましい。このため、パルスを発生させる時点を示す
データをメモリに予め記憶させてＳき、メモリからデー
タを繰返し読み出して必要なパルス幅変調波を形成する
方式が提案されている。しかし、精度を上げるためには
、メモリの容量を増大させたり、メモリのアクセス時間
を低減したりしなければならなかった。

そこで、本発明の目的は、比較的容易且つ正確に３相の
パルス幅変調波を形成することが可能な回路を提供する
ことにある。

上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、クロックパルスを発生す
るり０ツクパルス発生回路（１］と、前記クロックパル
スを入力としてアップカウントとダウンカウントとを高
調波低減パルス幅変調波の周期の１７６の周期で繰返す
アップダウンカウンタ＋２１　ト、前記アップダウンカ
ウンタ（２）のアップ及びダウンを制御するアップダウ
ン制御手段と、前記アップダウンカウンタ（２）の出力
が６相の高調波低減パルス幅変調波の反転時点に対応す
る値になった時に反転制御信号を発生する反転制御信号
発生回路（１０１と、前記反転制御信号発生回路００１
から得られる反転制御信号を、前記高調波低減パルス幅
変調波の周期の１７６の時間幅を有してその第１、第２
及び第６の出力端子に分配する反転制御信号分配回路Ｏ
Ｄと、前記分配＠Ｊ路（３１）の前記第７、第２及び第
３の出力端子に夫々接続され、前記反転制御信号に応答
して出力状態が反転し、高調波低減パルス幅変調波を発
生する第１、＠２及び第３のパルス幅変調波発生用７リ
ツプ７ａツグ（１７ａ）（１７ｂ）（１７ｃ）とから成
る３相の高調波低減パルス幅変調波形成回路に係わるも
のである。

本発明は次の作用効果を有する。

（３）　アップダウンカウンタ（２）を１／６周期で動
作させることにより、６相のパルス幅変調波を得るため
に必要な出力を１つのアップダウンカウンタ（２）で得
ることができる。

（ロ）　　反転制御信号分配回路Ｏυを設けることによ
り、第１〜第３のパルス幅変調波発生用フリップ７ｏツ
ブ（１７ａ）（１７ｂ）（１７ｃ）を制御すルｆ、：＝
　メＯ３相の反転制御信号を容易に得ることができる。

以下、図面を参照して本発明の実施例について述べる。

本発明の実施例に係わる３相のＰＷＭ波形成回路を示す
第１図に於いて、ｆｉｌけクロックパルス発生回路であ
り、更に詳細には、電圧制御発振器（ＶＣＱ）によって
周波数可変型に構成されている。

（２）はアップダウンカウンタであり、この入力端子（
３１はクロックパルス発生回路（１〕に接続されている
ので、り０ツクパルスをアップカウント又はダウンカウ
ントし、カウント出力端子（４）にカウント出力をデジ
タル信号の形式で出力する。このカウンタ（２）は、リ
セット端子（５）、桁上げ桁下げ出力端子（６）、及び
アップダウン制御端子（７１を有している。

初期状態設定回路（９）は、電源投入に同期して初期状
態設定信号を送出するものであり、具体的には、正の電
源端子（十■）とグランドとの間に抵抗（９３）とコン
デンサ（９ｂ）とを接続し、両者の間にインバータ（９
Ｃ）を接続したものである。従って電源が投入されてコ
ンデンサ（９ｂ］が所定電位に充電されるまでは、イン
バータ（９Ｃ］から高レベルの初期状態設定信号が送出
される。尚この初期状態設定回路（９１はＯＲゲート（
Ｌ９を介してＪＫフリップフロッグ（１７ａ）〜（１７
ｃ）の１リセツト端子ＰＳに結合されているので、初期
状態には必ずフリップフロップ（１７ａ）〜（１７ｃ）
がプリセットされる。またカウンタ（２）はリセット、
Ｔフリップ７０ツブ（８］はプリセットされる。

■は同期化回路であり、カウンタ（２）の一定カウント
値に於いて、フリップ７０ツブ（１７ａ）〜（１７ｃ）
の出力が予め決められた状態となるよ５に７リツグフロ
ツプ（１７ａ）〜（１７ｃ）をプリセットするものであ
る。このため、ＡＮＤゲート（２Ｉ）を含み、この出力
端子はＯＲゲートα］を介してフリップフロック（１７
ａ）　〜（１７ｃ）のプリセット端子（ＰＳ）に結合さ
れ、またこの入力端子にはカウンタ（２１の桁上げ桁下
げ出方端子（６１、Ｔフリップフロック（８）のＱ出力
端子、クロックパルス発生＠路＜ｒｒ、：＆ヒ３６０度
検出カウンタｐが結合されている。なお、ＰＷＭ波の１
周期にアップダウンカウンタ（２）が６回の繰返し動作
をなすので、３６０度検出カウンタ＠はアップダウンカ
ウンタ（２）の出方の６周期を検出した時点でパルスを
発生し、ＡＮＤゲー１υから第４図（ｅ）の同期化制御
信号を発生する。これにより、フリップ７０ツブ（１７
ａ）〜（１７ｃ）は、強制的にＱ出力が高レベルになる
ようにプリセットされる。従って、ノイズ等によって７
リツプ７０ング（１７ａ）〜（１７ｃ）の状態が異常に
なっていたとしても、６６０度間隔で補正される。

カウンタ（２）を更に詳しく説明すると、リセット信号
を受けてから計数を開始し、１０進数で０から１５′！
でと、１５から０までの計数を行うものであるので、２
°、２．２．２で示す４つの出力端子＋４１を有する。

そして第５図〜第７図の（Ｑに示すようにカウンタ（２
）の計数値０と１５とに応答して桁上げ桁下げ出力端子
（６）から出カッくルスが発生するので、Ｔフリラグフ
ロップ（８）のＱ出力は第５図〜第７図の■に示す如く
これに応答して反転する。従って、カウンタ（２）は、
第５図〜第７図の■〕に１０進数で示すように０から１
５までアップカウントし、次に１５から０までダウンカ
ウントすることを繰返す。第４図（ａ）はカウンタ（２
）の出力を説明的にグラフとしたものであり、ＰＷＭ波
の周期の１／６の周期でアップカウントとダウンカウン
トとを繰返すことを示す。このため、１つのカウンタ（
２）から、得られる１つのカウンタ出力によって第４図
（ｂ）　（ｃｌ　（ｄｌに示すように３相のＰＷＭ波を
作゛り出すことが可能になる。即ち、第４図に示す３相
のＰＷＭ波の１周期中のｔｌｓ　’２、ｔ４、ｔ５、ｔ
６、ｔ７、ｔ８％ｔ１Ｇ−’１１％　’Ｉ２ｓ　１１３
％　Ｆ４１１１６％ｔ１７１１１８　、　　Ｆ９−　　
　ｔ２ｏｓ　　　’２２ｓ　　　ｔ２３　％　　ｈ　４
　、　　　　ｔ２５　、　　　ｔｚａ、　　　ｔ　２ｇ
　　１ｊ２９ｓ　ｔａａ％１３！　ｓ　’３２％１３４
％ｔｏｓｓに於（ゝて夫々反転制御信号を得ることが可
能になる。

第４図から明らかなようにカウンタ（２）の何れの周期
に於いても、計数値が、０即ち２進数で（００００）２
、及び３即ち２進数で（００１１）２、及び１２即ち２
進数で（１１００）２の時に反転制御信号を送出しなけ
ればならない。このため、第１図に於ける反転制御信号
発生回路（１０１は、（００００）２の時点を検出する
第１のＡＮＤゲート（ハ）を有する。この第１のＡＮＤ
ゲート＠の一万の入力端子はカウンタ（２）の桁上げ桁
下げ出力端子（６）に結合され、この他方の入力端子は
Ｔ７リツプ７０ツブ（８）のＱ出力端子に結合されて（
・るので、第５図〜第７図の［Ｆ］に示すようにカウン
タ（２）の出力が１０進数で０の時にＡＮＤゲー）Ｃ２
３から高レベルパルスが発生する。

またカウンタ（２）の６の出力即ち（００１１）２を検
出するための第２のＡＮＤゲートｃ２４１は４つの入力
端子を有し、下から１番目の入力端子はカウンタ（２）
の２０で示す出力端子に結合され、第２番目の入力端子
はカウンタ（２）の２で示す出力端子に結合され、６番
目の入力端子はカウンタ（２）の２で示す出力端子にイ
ンバータ＜２５１を介して結合され、４番目の入力端子
はカウンタ（２）の２で示す出力端子にインバータ弼を
介して結合されている。従ってカウンタ（２）の４つの
出力端子２．２．２．２　に１０進数の３を示す２進数
（００１１）２の出力が発生すると、第２のＡＮＤグー
）　Ｃ；！４１の総ての入力が高レベルとなり、第５図
〜第７図の［Ｆ］に示す高レベルパルスが発生ｊ　る。

またカウンタ（２）の１２の出力ｆｆＤち（１１００）
ｚを検出するための第３のＡＮＤゲート（５）は４つの
入力端子を有し、その下から１番目の入力端子はカウン
タ（２）の２°出力端子にインバータ酩を介して結合さ
れ、２番目の入力端子はカウンタ（２）の２出力端子に
インバータ（至）を介して結合され、３番目の入力端子
はカウンタ（２）の２出力端子に結合さｔ、４番目の入
力端子はカウンタ（２）の２出力端子に結合されている
。従って、カウンタ（２）の出力端子２．２．２．２が
１０進数１２に対応して（１１００）２になると、第３
のＡＮＤゲート（２７）の全部の入力が高レベルとなり
、第５図〜第７図の（Ｑに示す如く高レベルパルスが発
生する。

３つのＡＮＤゲートＣ）３）　（２４１＠の出力は１つ
のＯＲゲート■の入力となるので、ＯＲゲート（７）か
らは第５図〜第７図の０で示す３相分の反転制御信号が
出力される。

ｅｌｌ）は反転制御信号分配回路であり、分配ゲート回
路０４と制御カウンタ（至）とを含む。分配ゲート回路
０２は１つのデータ入力端子（ロ）と、３つの出力端子
Ｐ１、Ｐ２、Ｐ３と、制御入力端子０９（１）とを有し
、制御入力端子Ｃ３５１（至）に供給される第５図〜第
７図の山に示す相選択制御信号に基づいてデータ入力端
子（３４１ｆｃ供給される第５図〜第７図のいに示す３
相分の反転制御信号を第５図〜第７図の（１１（Ｊ）■
に示すように３分割して出力端子Ｐ３、Ｐ２、ＰＩに送
り出す。

第２図は分配ゲート回！！！１Ｇ３３を詳しく示すもの
であり、第１、Ｎ２及び第６の相選択ＡＮＤゲート０η
Ｃ３８）Ｃ３９を有し、夫々のＡＮＤゲートに反転制御
信号端子ｔ３４）が結合されている。第１の相選択ＡＮ
Ｄゲー）　（３７１には、２．２でボされる制御入力端
子（３５１■がインバータ（４（：）　（４υを介して
接続されているので、制御入力端子Ｃ３５１（３６１が
共に低レベルの時に、反転制御信号がＡＮＤゲート０７
）を通過することが可能である。第２の相選択ＡＮＤゲ
ート（支）は制御入力端子Ｃ１５１に直接に接続されて
いると共に、制御入力端子（３６）にインバータ（４１
）を介して接続されている。従って、制御入力端子ｔ３
５１が高レベルで制御入力端子（３６１が低レベルの時
に反転制御信号が通過可能になる。また第３の相選択Ａ
ＮＤゲート０９は制御入力端子Ｃ３５）にインバータ（
４（Ｉを介して接続され且つ制御入力端子（ト）に直接
に接続されている。従つて一万の制御入力端子０５１が
低レベルで、他方の制御入力端子＋３ｆｉｌが高レベル
の時に反転制御信号が通過可能になる。第１Ｎ第３のＡ
ＮＤゲートＣ３η〜Ｃ３１を順次に通過可能に付勢する
ための制御カウンタ關は、第１図に示す分配ゲート回路
ｃ３つの制御入力端子０■（列に結合された出力端子（
３５ａ）　（３６ａ）と、Ｔ７’Ｊツブフロッグ（８）
のＱ出力端子に結合されたクロック入力端子（４功と、
初期状態設定回路（９１に結合されたリセット端子（４
３とを有し、クロック信号が入力する毎に出力が反転し
、（００）２、（０１）２、（１０）２の出力を繰返し
て送出するよりに構成されている。Ｔフリップフロップ
（８；の出力は、第５図〜第７図の■から明らかなよう
に、アンプダウンカウンタ（２）のアップカウントとダ
ウンカウントとの切換に同期して反転する。そして、６
進カウンタに構成されたこの制御カウンタ（３３１は、
Ｔ７リツプフロツグ（８）のＱ出カッくルスの前縁に同
期して動作し、また起動時は初期状態設定回路（９）の
出力でリセットされているので、その出力端子（５５ａ
）　（５６ａ’）は第５−〜第７図のの）に示すように
アップダウンカウンタ（２）の周期に応じて変化し、（
００）２、（０１）２、（１０ｈの出力をｊ順次に送出
する。

制御カウンタ（３３１は、更に詳細には、第６囚に示ス
如く、２つのＪ　Ｋフリップフロップ（４４１（４５１
によって構成されている。この７リツプフロツプｔ４４
１（４５１のクロック端子ＣＫはクロック入力端子（４
カに夫々接続され、夫々のリセット端子Ｒは初期状態設
定回路（９）に接続されるリセット端子（４３に結合さ
れ、前段の７リツプ７０ツグ圓のに端子は高レベル電の
十Ｖに接続され、その、■端子は後段の７リツプ７０ツ
ブ（４５１のＱ出力端子に結合され、後段の７リングフ
ロツプ（４５１のＪ端子は前段の７リツププロツプ（４
４ＩのＱ端子及びそのに端子はＱ端子に接続され、後段
の７リツプフロツプ（４９のＱ出力端子が２出力端子（
３５ａ　）とされ、前段の７リツプフロツプ＋４１１１
のＱ出力端子が２出力端子（３６ａ）とされている。従
って、アップダウンカウンタ（２）がアップからダウン
に切換わる苺に出力状態が反転し、起動後に仄いては、
ＰＷＭ波の６０度間隔で（’００　）ｚ、（０１）？、
（１０）ｚの出力が得られる。

第２図に示す分配ゲート回路（至）が第５図〜第７崗の
Ｄの信号で制御されると、第５図〜第７図の日で示ｊ６
相分の反転制御信号が第５図〜第７図の（Ｉ）　（Ｊ）
　（Ｋ）で示すように分配され、出力端子Ｐ３、Ｐ２、
Ｐ、から送出される。

３相交流の第１相に対応して設けられた第１のＪＫフリ
ンブ７０ツブ（１７ａ）のＪ２８！びに端子は分配ゲー
ト回路＋３２１の出力端子Ｐ１に接続され、クロック端
子ＣＫはクロックパルス発生回路ｆｉ＋に結合され、プ
リセット端子ＰＳは初期状態設定回路（９１と同期化回
路（イ）とに結合されているので、起動時に第５図のＰ
ｌに示す初期状態設定信号でプリセントされた後に、第
５図〜第７図の卸に示す反転制御信号が入力すると、第
５囚〜第７図の（４）に示すクロックパルスの立下りに
同期して状態が反転し、第１相出カライン（１８ａ）に
第５図〜第７あの（Ｏに示すＰＷＭ波が得られる。即ち
、第４図（ｄｉに示すＰＷＭ波が得られる。

６相交流の第２相に対応して設けられたＮ２のＪＫフリ
ップ７ａツブ（１７ｂ）のＪ汲びに端子は分配ゲート回
路Ｃ３２＋の出刃端子Ｐ２に接続され、クロック端子Ｃ
Ｋはクロックパルス発生回路！１１に結合され、リセッ
ト端子Ｒは初期状態設定回路（９）と同期化回路■とに
結合されているので、起動時に第５図の［Ｆ］に示す初
期状態設定信号でリセットされた後に、第５図〜第７図
の（、Ｊ）に示す反転制御信号が入力すると、第５図〜
第７図の（４）に示すクロックパルスの立下りに同期し
て状態が反転し、第２相出カライン（１８ｂ）に第５図
〜第７図のき）に示すＰＷＭ波が得られる。即ち、第４
図（Ｑに示すＰＷＭ波が得られる。

３相交流の第３相に対応して設けられた第３のＪＫ７　
！Ｊップフロンプ（１７ｃ）のＪ及びに端子は分配ゲー
ト回路０シの出刃端子１′３に接続され、りａンク端子
ＧＫはクロックパルス発生回路（１）に結合され、プリ
セット端子ＰＳは初期状態設定回路（９）と同期化回路
−とに結合されているので、起動時に第５図の（Ｈに示
す初期状態設定信号でプリセットされた後に、第５図〜
第７図の（１）に示す反転制御信号が入力すると、第５
図〜第７図の囚に示すクロックパルスの立下りに同期し
て状態が反転し、第３相出カライン（１８ｃ）に第５図
〜第７図のＭに示すＰＷＭ波が得られる。即ち、第４図
ｆｂｌに示すＰＷＭ波が得られる。

上述から明らかなように、本実施例には次の利点がある
。

Ｃイ）　　ＰＷＭ制御時間領域を６０度間隔に分割し、
第１、第２及び第３相で互いに重複しないようにしたの
で、１つのアップダウンカウンタ（２）で、６相を制御
することが可能にな９、回路構成を簡略化することがで
きる。

（Ｉ：１１　　実質的（（実時間を発生するアンプダウ
ンカウンタの出力が所定値になった時点に応答して７リ
ツプフロツプＣ１７ａ）　５Ｃ１７Ｃ）の出力を反転さ
せ、ＰＷＭ波を作っているので、実時間制御が可能にな
る。従って回路構成の簡略化及び精度の向上が可能にな
る。

ｐｉ　　初期状態設定回路＋９１を設けたので、正確な
動作が可能になる。

に）　同期仕口８（２０１を設けたので、ノイズ等で７
リンプフロツプ（１７ａ）〜（１７ｃ）が誤まって設定
状態となっても、一定周期で補正することができる。

（ホ）　クロックパルス発生回路ｆｉ＋のクロック周波
数を変えることによって出力ＰＷＭ波の周波数を変える
ことが可能である。

（へ）　クロックパル？発生回路＋１）のクロック周波
数を変えても、）’ＷＲ４波に於ける反転角度位置が変
化しな（・ので、ｌ’ＷＭ波の周波数変化に無関係に高
調波成分を制限することができる。

第８図は、第１図に示すＰＷＭ波形成回路を使用したモ
ータ制御用インバータ回路を示すものである。この方式
では直流−交流変換するためのトランジスタインバータ
Ｃ）（１の制御信号をＰＷＭ波形成回路５１１と断続パ
ルス発生回路（５２とに基づいて形成している。即ち、
制御基準電圧ＶＲによって電圧ｉｔ　ｅｉＪ　発ｍ　Ｂ
即ちＶＣＯｃｉ３１を駆動シ、ＶＣＯ（５３１を第１図
のクロックパルス発生回路［１１として使用している。

ＶＣＯ１５３１からクロックパルスが発生すると、ＰＷ
Ｍ波形成回路５１１は、第１図で説明したようにＰＷＭ
波を発生する。

一万、インバータ６αの出力電圧が検出され、帰遣回路
５４）を介して比較増幅回路ｔ５５）に入力する。比較
増幅回路５５１に於いては検出電圧と基準電圧■□とが
比較され、差０電圧に対応した出力が得らｎる。

断続パルス発生回路（５２はトランジスタチョッパ回路
から成ジ、直流電圧をトランジスタによって第９図囚に
示すように断続した出力を発生する。尚比較増幅回路卵
の出力は、インバータ６０）の出力電圧が低い時には第
９図囚のデユティ比を大とし、出力電圧が高い時にデユ
ティ比を小とするように作用する。断続パルス発生回路
（５２の出力とＰＷＭ波形成回路ｆ５］Ｊの出力とはＡ
ＮＤゲート（ト）を介してインバータ（５（Ｉｆの制御
端子に供給されるので、第９図囚の断続パルスと第９図
の）のＰＷＭ波との両方が同時に発生している期間に、
第９図（Ｃ）の出力が得られ、これがインバータ６０１
のトランジスタのベース制御信号となる。尚インバータ
５Ｉは６相の場合には第１０図に示すように６個のトラ
ンジスタＱ＋へＱ６と、６個のダイオードＤｌ〜Ｄ６と
によって構成され、トランジスタ。１〜Ｑ６を選択的に
制御することによって出力端Ｕ％Ｖ１Ｗから３相交流を
発生する。尚この第８図の方式に於いて、ｖＣＯ１５３
）から得られるクロックパルスの周波数を変えるコトニ
ヨって、インバータ６１の出力周波数を変えることがで
きる。このように出力周波数を変えても、ｌ’ＷＭ波の
反転角度位置は一定に保たれるので、高調波液分は実質
的に変化しない。

以上、不発明の実施例について述べたが、本発明はこれ
に限定されるものではなく、変形可能なものである。例
えば、ＰＷＭ波を１８０度期間で６パルスとせずに、例
えば５パルスとしてもよい。

１だ同期化信号を３６［］度間隔で供給せずに、例えば
７２０度間間隔は１８０度間間隔で供給するようにして
もよい。またフリップフロップ（１７ａ）〜（１７ｃＪ
をＪＫタイプ以外の７リツプ７０ツブで構成してもよい
。また第１図の反転制御信号発生回路σαを種々変形す
ることができる。筐た制御カウンタ（至）を６段のリン
グカウンタとしてもよい。

【図面の簡単な説明】

第１図は本発明の実施例に係わる３相のＰＷＭ波形成回
路を示すブロック図、第２図は第１図の分配ゲート回路
を示すブロック図、第３図は第１図の制御カウンタを示
すブロック図、第４図は第１図の８〜０点の状態を示す
波形図、第５図、第６図及び第７図は第１図のＡ−Ｐ点
の状態を手周期（１８０度）のみ３分割して示す波形図
、第８図はＰＷＭ波形成回路を使用したインバータ回路
を示すブロック図、第９図は第８図のＡ−０点の状態を
示す波形図、第１０図は３相ブリツジ型トランジスタイ
ンバータを示す回路図である。 尚図面に用いられている符号に於いて、（１）はクロッ
クパルス発生回路、（２］はアップダウンカウンタ、（
９）は初期状態設定回路、００１は反転制御信号発生回
路である。 代　　理　　人　　　高　　野　　則　　次第８図 第９図 −」」形−−

Claims (1)

1. 【特許請求の範囲】 クロックパルスを発生するクロックパルス発生回路（１
   ）と、 前記クロックパルスを入力としてアップカウントとダウ
   ンカウントとを高調波低減パルス幅変調波の周期の１／
   ６の周期で繰返すアップダウンカウンタ（２）と、 前記アップダウンカウンタ（２）のアップ及びダウンを
   制御するアップダウン制御手段と、 前記アップダウンカウンタ（２）の出力が３相の高調波
   低減パルス幅変調波の反転時点に対応する値になつた時
   に反転制御信号を発生する反転制御信号発生回路（１０
   ）と、 前記反転制御信号発生回路（１０）から得られる反転制
   御信号を、前記高調波低減パルス幅変調波の周期の１／
   ６の時間幅を有してその第１、第２及び第３の出力端子
   に分配する反転制御信号分配回路（３１）と、 前記分配回路（３１）の前記第１、第２及び第３の出力
   端子に夫々接続され、前記反転制御信号に応答して出力
   状態が反転し、高調波低減パルス幅変調波を発生する第
   １、第２及び第３のパルス幅変調波発生用フリップフロ
   ップ（１７ａ）（１７ｂ）（１７ｃ）とから成る３相の
   高調波低減パルス幅変調波形成回路。