JPH0242893A - 時分割スイッチ - Google Patents
時分割スイッチInfo
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- JPH0242893A JPH0242893A JP19270788A JP19270788A JPH0242893A JP H0242893 A JPH0242893 A JP H0242893A JP 19270788 A JP19270788 A JP 19270788A JP 19270788 A JP19270788 A JP 19270788A JP H0242893 A JPH0242893 A JP H0242893A
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- division switch
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- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１本のハイウェイ上に時分割多重されたデー
タを入力され、その時間順序を入れ替えて出力する時分
割スイッチに関するものであり、更に詳しくは、該スイ
ッチを複数個相互接続して大容量用に拡張しても、スイ
ンチ規模により高速性が制限されないで済むような構成
をもつ、かがる時分割スイッチに関するものである。
タを入力され、その時間順序を入れ替えて出力する時分
割スイッチに関するものであり、更に詳しくは、該スイ
ッチを複数個相互接続して大容量用に拡張しても、スイ
ンチ規模により高速性が制限されないで済むような構成
をもつ、かがる時分割スイッチに関するものである。
第６図は従来の時分割スイッチの構成図である。
また、第７図は、大規模な時分割スイッチを実現する場
合、第６図に示す単位スイッチ（例えばＬＳＩ）を複数
用いて実現した大規模な時分割スイッチの構成図である
。
合、第６図に示す単位スイッチ（例えばＬＳＩ）を複数
用いて実現した大規模な時分割スイッチの構成図である
。
第６図及び第７図を用いて従来の時分割スイッチの動作
原理及び構造を説明する。
原理及び構造を説明する。
第６図、第７図において、■は時分割多重されたデータ
が入力する入力ハイウェイ、２は同じく出力ハイウェイ
、３はデータを一時的に記憶するデータバッファメモリ
Ｄ Ｂ Ｍ （Ｄａｔａ Ｂｕｆｆｅｒ Ｍｅｍｏｒｙ
）、４は交換のため時間順序を入れ替えるその順序を制
御する制御情報を記憶しておくアドレスコントロールメ
モリＡ ＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）、５はカウンタ、６はセレクタ、７は時間
スイッチの１つの基本構成（例えばＬＳＩ）、８はセレ
クタコントロールメモリ、９はレジスタ回路、を示す。
が入力する入力ハイウェイ、２は同じく出力ハイウェイ
、３はデータを一時的に記憶するデータバッファメモリ
Ｄ Ｂ Ｍ （Ｄａｔａ Ｂｕｆｆｅｒ Ｍｅｍｏｒｙ
）、４は交換のため時間順序を入れ替えるその順序を制
御する制御情報を記憶しておくアドレスコントロールメ
モリＡ ＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）、５はカウンタ、６はセレクタ、７は時間
スイッチの１つの基本構成（例えばＬＳＩ）、８はセレ
クタコントロールメモリ、９はレジスタ回路、を示す。
第６図において、時分割多重された入力データは書き込
みカウンタ（Ｗカウンタ）５−１で作成される書き込み
アドレスにもとづき、あるデータ・フレームでは例えば
データバッファメモリＡ（３−１）に順序的に書き込ま
れる。次のデータ・フレームでは他方のデータバッファ
メモリＢ（３−２）にやはり順序的に書き込まれる。読
み出しは現在書き込まれている方とは別のデータバッフ
ァメモリ例えばＢ （３−２）より、読み出しカウンタ
５−２から発生するアドレスに従ってアクセスコントロ
ールメモリ４から読み出される内容に基づき、ランダム
に読み出されて時間順序の入れ替え（交換）が行われる
。
みカウンタ（Ｗカウンタ）５−１で作成される書き込み
アドレスにもとづき、あるデータ・フレームでは例えば
データバッファメモリＡ（３−１）に順序的に書き込ま
れる。次のデータ・フレームでは他方のデータバッファ
メモリＢ（３−２）にやはり順序的に書き込まれる。読
み出しは現在書き込まれている方とは別のデータバッフ
ァメモリ例えばＢ （３−２）より、読み出しカウンタ
５−２から発生するアドレスに従ってアクセスコントロ
ールメモリ４から読み出される内容に基づき、ランダム
に読み出されて時間順序の入れ替え（交換）が行われる
。
この方式は、いわゆるＲ／Ｗ分離方式（ダブルバッファ
）のシーケンシャルライト／ランダムリード方式とよば
れ、一般的に時分割スイッチに用いる方式である。
）のシーケンシャルライト／ランダムリード方式とよば
れ、一般的に時分割スイッチに用いる方式である。
一般的な時分割通話路装置では、１つのｉ、 Ｓ ｆ（
単位時分割スイッチ）ですべての信号（データ）を交換
することは不可能である。そのため、第７図で示したよ
うに、単位となる基本時分割スイッチを、複数用いて、
大規模な時間スイッチを実現する。１６チツプ用いて大
規模な時間スイッチを構成したものが第７回に示す例で
ある。
単位時分割スイッチ）ですべての信号（データ）を交換
することは不可能である。そのため、第７図で示したよ
うに、単位となる基本時分割スイッチを、複数用いて、
大規模な時間スイッチを実現する。１６チツプ用いて大
規模な時間スイッチを構成したものが第７回に示す例で
ある。
本構成では、入力ハイウェイ（１−１）〜（１−４）上
を伝送されてきた入力データは、行方向（例えば７−１
１．７−１２．７−１３．７−１４）すべてに書き込ま
れる。また、出力交換データは、列方向（例えば７−１
１．７−２１，７３１．７−４１）からの出力はセレク
タ６−３１に入る。このセレクタは、セレクタコントロ
ールメモリ８−１から読み出された数字に基づき選択し
、出力ハイウエイ２−１に出力される。このセレクタ６
−３１は、出力タイムスロット毎に選択（列方向のスイ
ッチ）をダイナミックに変化させる。
を伝送されてきた入力データは、行方向（例えば７−１
１．７−１２．７−１３．７−１４）すべてに書き込ま
れる。また、出力交換データは、列方向（例えば７−１
１．７−２１，７３１．７−４１）からの出力はセレク
タ６−３１に入る。このセレクタは、セレクタコントロ
ールメモリ８−１から読み出された数字に基づき選択し
、出力ハイウエイ２−１に出力される。このセレクタ６
−３１は、出力タイムスロット毎に選択（列方向のスイ
ッチ）をダイナミックに変化させる。
このような構成とすることにより人力ハイウェイ（１−
１）〜（１−４）のデータは出力ハイウェイ（２−１）
〜（２−４）の任意のタイムスロットに交換接続するこ
とができる。
１）〜（１−４）のデータは出力ハイウェイ（２−１）
〜（２−４）の任意のタイムスロットに交換接続するこ
とができる。
しかし、本構成は入力ハイウェイ上に（例えば点Ｐ−１
）大きなファンアウトが生じ、高速のスイッチの場合は
バッファを備える等の工夫が必要である。さらにボード
上に複数のＬＳＩによりこのような時分割スイッチを構
成した場合は、行方向の（例えば７−１１と７−１４）
時分割スイッチＬＳＩまでの配線長が異なるために、タ
イミング設計が難しくなる。
）大きなファンアウトが生じ、高速のスイッチの場合は
バッファを備える等の工夫が必要である。さらにボード
上に複数のＬＳＩによりこのような時分割スイッチを構
成した場合は、行方向の（例えば７−１１と７−１４）
時分割スイッチＬＳＩまでの配線長が異なるために、タ
イミング設計が難しくなる。
また、出力データに関しては、ｎ：１セレクタを用いて
、出力データを列方向のスイッチより選択するわけであ
るが、用いるＬＳＩの数（全体の規模）によって、セレ
クタの大きさ、ｎの値が異なる。またセレクタはタイム
スロット毎にセレクタコントロールメモリにより制御す
るため、高速のスイッチを実現する上での制限となる。
、出力データを列方向のスイッチより選択するわけであ
るが、用いるＬＳＩの数（全体の規模）によって、セレ
クタの大きさ、ｎの値が異なる。またセレクタはタイム
スロット毎にセレクタコントロールメモリにより制御す
るため、高速のスイッチを実現する上での制限となる。
さらに、規模が大きくなってくると列方向のスイッチか
らセレクタまでの配線長（例えばスイッチ７−１１７−
４１からセレクタ６−３１までの距離）が異なり同期さ
せることが困難になるという欠点があった。
らセレクタまでの配線長（例えばスイッチ７−１１７−
４１からセレクタ６−３１までの距離）が異なり同期さ
せることが困難になるという欠点があった。
本発明の目的は、規模を拡大した時に生じる大きなファ
ンアウト、配線長等の実装上の制限、セレクタ、セレク
タコントロールメモリ等の拡張用の周辺ＩＣ等が必要で
あること、等の従来技術の欠点を解決することにより、
拡張性、高速性に優れることを可能にした時分割スイッ
チを提供することにある。
ンアウト、配線長等の実装上の制限、セレクタ、セレク
タコントロールメモリ等の拡張用の周辺ＩＣ等が必要で
あること、等の従来技術の欠点を解決することにより、
拡張性、高速性に優れることを可能にした時分割スイッ
チを提供することにある。
［課題を解決するための手段］
本発明では、上記目的を達成するために、時分割スイッ
チにおいて、人力されたデータをラッチする第１のレジ
スタと、ラッチされた該データをスルーで出力するため
のスルーアウト出力端子と、ラッチされた該データを入
力されその時間順序を入れ替えて出力する交換回路と、
他の時分割スイッチからの交換出力を外部から入力され
る拡張用外部データ入力端子と、前記交換回路における
時間順序の入れ替えを制御する制御情報に付加された付
加情報に従って、前記交換回路からの交換出力と前記拡
張用外部データ入力端子からの外部データの何れか一方
を選択して出力するセレクタと、該セレクタからの出力
を外部への出力に備えてラッチする第２のレジスタと、
を具備した。またかかる時分割スイッチにおいて、入力
されたデータのタイムスロット番号を決める基準となる
フレーム同期信号を入力され、それを更に他の時分割ス
イッチに向けて出力する際、所要のビット数だけ遅延さ
せてから出力するための遅延回路を具備した。
チにおいて、人力されたデータをラッチする第１のレジ
スタと、ラッチされた該データをスルーで出力するため
のスルーアウト出力端子と、ラッチされた該データを入
力されその時間順序を入れ替えて出力する交換回路と、
他の時分割スイッチからの交換出力を外部から入力され
る拡張用外部データ入力端子と、前記交換回路における
時間順序の入れ替えを制御する制御情報に付加された付
加情報に従って、前記交換回路からの交換出力と前記拡
張用外部データ入力端子からの外部データの何れか一方
を選択して出力するセレクタと、該セレクタからの出力
を外部への出力に備えてラッチする第２のレジスタと、
を具備した。またかかる時分割スイッチにおいて、入力
されたデータのタイムスロット番号を決める基準となる
フレーム同期信号を入力され、それを更に他の時分割ス
イッチに向けて出力する際、所要のビット数だけ遅延さ
せてから出力するための遅延回路を具備した。
本発明は基本時分割スイッチに、拡張用スルーアウト出
力端子、外部からの他スイッチからの交換出力の入力端
子、セレクタを具備したことを最も主要な特徴としてお
り、従来の技術とは、拡張時分割スイッチの規模によら
ず、一種類の単位時分割スイッチだけを用いて、任意の
サイズの時分割スイッチを実現することができる点、さ
らにその場合動作速度を制限することがない等の点で相
違する。つまり従来の技術とは、拡張法、構成法及び動
作のさせかたが異なり、そのため、拡張性、高速性に優
れた時分割スイッチとしての機能を果たすことができる
。
力端子、外部からの他スイッチからの交換出力の入力端
子、セレクタを具備したことを最も主要な特徴としてお
り、従来の技術とは、拡張時分割スイッチの規模によら
ず、一種類の単位時分割スイッチだけを用いて、任意の
サイズの時分割スイッチを実現することができる点、さ
らにその場合動作速度を制限することがない等の点で相
違する。つまり従来の技術とは、拡張法、構成法及び動
作のさせかたが異なり、そのため、拡張性、高速性に優
れた時分割スイッチとしての機能を果たすことができる
。
第１図は本発明の一実施例としての時分割スイッチを示
す構成図である。同図において、１は時分割多重された
データの入力されるデータハイウェイ、２は出力データ
ハイウェイ、３はデータを一時記憶するデータバッファ
メモリＤ Ｂ Ｍ （ＤａｔａＢｕｆｆｅｒ Ｍｅｍｏ
ｒｙ）、４は交換の順序（タイムスロツトの入れ替え順
序）を制御する情報を記憶するアドレスコントロールメ
モリＡ ＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）、５はカウンタ、６はセレクタ、７は栄位
の時分割スイッチ、９はデータ・レジスタである。
す構成図である。同図において、１は時分割多重された
データの入力されるデータハイウェイ、２は出力データ
ハイウェイ、３はデータを一時記憶するデータバッファ
メモリＤ Ｂ Ｍ （ＤａｔａＢｕｆｆｅｒ Ｍｅｍｏ
ｒｙ）、４は交換の順序（タイムスロツトの入れ替え順
序）を制御する情報を記憶するアドレスコントロールメ
モリＡ ＣＭ （Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）、５はカウンタ、６はセレクタ、７は栄位
の時分割スイッチ、９はデータ・レジスタである。
また第２図は、第１図に示した単位時分割スイッチ７を
複数個マトリックス状にならべて、任意の大きさ（容量
）の時分割スイッチに拡大した構成図であり、第３図は
その時の各部信号のタイムチャートである。
複数個マトリックス状にならべて、任意の大きさ（容量
）の時分割スイッチに拡大した構成図であり、第３図は
その時の各部信号のタイムチャートである。
第１図、第２図、第３図を用いて本発明の動作原理を述
べる。時分割多重された入力データは、入力データハイ
ウェイｌを通り入力データレジスタ９−１にラッチされ
る。ラッチされたデータはデータバッファメモリＤＢＭ
３−１ （もしくは３２）にカウンタ５−１で生成され
る書き込みアドレスにもとづきシーケンシャルに書き込
まれる。
べる。時分割多重された入力データは、入力データハイ
ウェイｌを通り入力データレジスタ９−１にラッチされ
る。ラッチされたデータはデータバッファメモリＤＢＭ
３−１ （もしくは３２）にカウンタ５−１で生成され
る書き込みアドレスにもとづきシーケンシャルに書き込
まれる。
一方、現在書き込みのおこなわれていない方のデータバ
ッファメモリＤＢＭ（３−２）（もしくは３−１）より
、アクセスコントロールメモリＡＣＭ４からの読み出し
内容にもとづき、任意所望の；傾で、データがランダム
に読み出され、出力レジスタ９−２にラッチされ、さら
にセレクタ６−３、レジスタ９−４を通して出力データ
ハイウェイ２上に転送される。
ッファメモリＤＢＭ（３−２）（もしくは３−１）より
、アクセスコントロールメモリＡＣＭ４からの読み出し
内容にもとづき、任意所望の；傾で、データがランダム
に読み出され、出力レジスタ９−２にラッチされ、さら
にセレクタ６−３、レジスタ９−４を通して出力データ
ハイウェイ２上に転送される。
この第１図に示した時分割スイッチを第２図のようにマ
トリックス状に配置し拡張する。ある単位時分割スイッ
チ７を１６チツプ用いて、４倍の規模の時分割スイッチ
を構成したものを第２図に示す。
トリックス状に配置し拡張する。ある単位時分割スイッ
チ７を１６チツプ用いて、４倍の規模の時分割スイッチ
を構成したものを第２図に示す。
第１図に示す入力データレジスタ９−１の出力をスルー
で取り出すスルーアウト端子１０を行方向に次段の単位
時分割スイッチの人力に接続する。
で取り出すスルーアウト端子１０を行方向に次段の単位
時分割スイッチの人力に接続する。
また、第１図に示す拡張用外部データ入力端子１１に列
方向上段の単位時分割スイッチの交換出力を接続する。
方向上段の単位時分割スイッチの交換出力を接続する。
例えば一番上のデータ人力ハイウエイ１−１上の成るタ
イムスロット上のデータＣＩ（第３図参照）が出力デー
タハイウエイ２−１に交換接続される場合の外部におけ
るデータのタイミングを第３図（イ）に示す。この際、
時分割スイッチ７−２１．７−３１．７−４１ではデー
タＣ１が成るタイミングで通過するとき第１図中のセレ
クタ６−３で拡張用外部データ入力端子１１からの入力
データＣＩを出力させることになる。また、ある入力デ
ータハイウエイ１−１上のデータ（Ａ１゜Ｂｌ、Ｃ１，
Ｄｉ）は第３図（ロ）に示すように、ある時分割スイッ
チ７−１１のスルーアウト出力端子ＩＯを通して次段の
単位時分割スイッチ７１２に入力され、ｌクロックごと
に転送される。
イムスロット上のデータＣＩ（第３図参照）が出力デー
タハイウエイ２−１に交換接続される場合の外部におけ
るデータのタイミングを第３図（イ）に示す。この際、
時分割スイッチ７−２１．７−３１．７−４１ではデー
タＣ１が成るタイミングで通過するとき第１図中のセレ
クタ６−３で拡張用外部データ入力端子１１からの入力
データＣＩを出力させることになる。また、ある入力デ
ータハイウエイ１−１上のデータ（Ａ１゜Ｂｌ、Ｃ１，
Ｄｉ）は第３図（ロ）に示すように、ある時分割スイッ
チ７−１１のスルーアウト出力端子ＩＯを通して次段の
単位時分割スイッチ７１２に入力され、ｌクロックごと
に転送される。
このようにして、各入力データハイウェイ（１−１）〜
（１−４）のデータは、任意所望の出力データハイウエ
゛イ（２−１）〜（２−４）上の任意のタイムスロット
に交換接続される。
（１−４）のデータは、任意所望の出力データハイウエ
゛イ（２−１）〜（２−４）上の任意のタイムスロット
に交換接続される。
木刀式を用いると従来入力データハイウェイ上にあった
大きなファンアウトがなくなり、また、拡張規模によっ
て各種必要であったセレクタ、セレクタ制御メモリ等の
周辺回路を必要とせず、さらに、パイプライン的に隣り
合うスイッチ間のみで、データ転送を行なうため、タイ
ミング及び実装上の問題が解決し、拡張性、高速性に富
んだ時分割スイッチを実現することができる。パイプラ
イン的転送のためには、第１図において、データレジス
タ９−３と９−２は必ずしも必要ではなく、省略するこ
ともできる。
大きなファンアウトがなくなり、また、拡張規模によっ
て各種必要であったセレクタ、セレクタ制御メモリ等の
周辺回路を必要とせず、さらに、パイプライン的に隣り
合うスイッチ間のみで、データ転送を行なうため、タイ
ミング及び実装上の問題が解決し、拡張性、高速性に富
んだ時分割スイッチを実現することができる。パイプラ
イン的転送のためには、第１図において、データレジス
タ９−３と９−２は必ずしも必要ではなく、省略するこ
ともできる。
第４図は本発明の他の実施例を示す構成図である。同図
において、１２は入力データのタイムスロット番号を決
める基準となるフレーム同期信号の入力端子、１３は遅
延フレーム同期信号の出力端子、１４はあるビット数だ
けフレーム同期信号を遅延させるシフトレジスタによる
遅延回路である。
において、１２は入力データのタイムスロット番号を決
める基準となるフレーム同期信号の入力端子、１３は遅
延フレーム同期信号の出力端子、１４はあるビット数だ
けフレーム同期信号を遅延させるシフトレジスタによる
遅延回路である。
第５図は第４図を４チツプ用いて２倍の規模の時分割ス
イッチを実現した場合の接続図である。
イッチを実現した場合の接続図である。
入力データのフレーム上のタイムスロットを指示する基
準となるフレーム同期信号は、第５図の単位時分割スイ
ッチ７−１１のフレーム同期信号入力端子１２−１１の
みに入力され、第４図の構成の場合、遅延回路１４で１
ビツト遅れて遅延フレーム同期信号出力端子１３−１１
より出力され、行方向次段の単位時分割スイッチ７−１
２のフレーム同期信号入力端子１２−１２に接続される
。
準となるフレーム同期信号は、第５図の単位時分割スイ
ッチ７−１１のフレーム同期信号入力端子１２−１１の
みに入力され、第４図の構成の場合、遅延回路１４で１
ビツト遅れて遅延フレーム同期信号出力端子１３−１１
より出力され、行方向次段の単位時分割スイッチ７−１
２のフレーム同期信号入力端子１２−１２に接続される
。
またスイッチ７−１１の遅延フレーム同期信号出力端子
１３−１１はまた列方向下段の単位時分割スイッチ７−
２１のフレーム同期信号入力端子１２−２１にも接続さ
れる。
１３−１１はまた列方向下段の単位時分割スイッチ７−
２１のフレーム同期信号入力端子１２−２１にも接続さ
れる。
同様にスイッチ７−１２の遅延フレーム同期信号出力端
子１３−１２は、スイッチ７−２２のフレーム同期信号
入力端子１２−２２に接続される。このように、スルー
アウト出力端子よりデータが出て行方向次段スイッチの
入力端子に転送される際、パイプライン動作により生じ
る１ビット分の遅れを、フレーム同期信号を同様に遅れ
させることにより補正し、また列方向にも、出力データ
を拡張用データ入力端子に転送する際、パイプライン動
作により生じる１ビット分の遅れを同様に遅れさせるこ
とにより補正し、複数の位相のフレーム同期信号を用意
せずに、ソフトウェアによるアクセスコントロールメモ
リＡＣＭの書き替えの際も、チップの位置（行及び列番
月）を考えずに制御することができる。さらに、このよ
うにすれば任意の大きさの時分割スイッチを実現する際
に、他の回路を一切必要としないですむという特徴が生
まれる。
子１３−１２は、スイッチ７−２２のフレーム同期信号
入力端子１２−２２に接続される。このように、スルー
アウト出力端子よりデータが出て行方向次段スイッチの
入力端子に転送される際、パイプライン動作により生じ
る１ビット分の遅れを、フレーム同期信号を同様に遅れ
させることにより補正し、また列方向にも、出力データ
を拡張用データ入力端子に転送する際、パイプライン動
作により生じる１ビット分の遅れを同様に遅れさせるこ
とにより補正し、複数の位相のフレーム同期信号を用意
せずに、ソフトウェアによるアクセスコントロールメモ
リＡＣＭの書き替えの際も、チップの位置（行及び列番
月）を考えずに制御することができる。さらに、このよ
うにすれば任意の大きさの時分割スイッチを実現する際
に、他の回路を一切必要としないですむという特徴が生
まれる。
以上説明したように、本発明によれば任意の規模の時分
割スイッチを、ある単位時間スイッチをマトリックス状
に配置してお互いに接続するだけで実現することができ
るため、拡張のために余分の周辺回路が必要になること
もなく、パイプラインデータ転送で隣接したチップ間の
みのデータ転送で全体構成が実現されているため、スイ
ッチ規模により高速性が制限されず、またタイミング、
実装も容易であり、拡張性、高速性に冨んだ任意容量の
時分割スイッチを提供できるという利点がる。
割スイッチを、ある単位時間スイッチをマトリックス状
に配置してお互いに接続するだけで実現することができ
るため、拡張のために余分の周辺回路が必要になること
もなく、パイプラインデータ転送で隣接したチップ間の
みのデータ転送で全体構成が実現されているため、スイ
ッチ規模により高速性が制限されず、またタイミング、
実装も容易であり、拡張性、高速性に冨んだ任意容量の
時分割スイッチを提供できるという利点がる。
【図面の簡単な説明】
第１図は本発明の一実施例としての時分割スイッチを示
す構成図、第２図は第１図に示す単位時分割スイッチを
複数個並べて構成した拡大スイツチを示す構成図、第３
図は第２図の構成における各部信号（データ）のタイム
チャート、第４図は本発明の他の実施例を示す構成図、
第５図は第４図に示す単位時分割スイッチを複数個並べ
て構成した拡大スイッチを示す構成図、第６図は従来の
時分割スイッチを示す構成図、第７図は第６図に示す単
位時分割スイッチを複数個並べて構成した拡大スイッチ
を示す構成図、である。 符号の説明 ｌ・・・人力データハイウェイ、２・・・出力データハ
イウェイ、３・・・データバッファメモリＤＢＭ、４・
・・アクセスコントロールメモリＡＣＭ、５・・・カウ
ンタ、６・・・セレクタ、７・・・単位時分割スイッチ
、８・・・セレクタコントロールメモリ、９・・・デー
タレジスタ、ＩＯ・・・スルーアウト出力端子、１１・
・・拡張用データ入力端子、１２・・・フレーム同期信
号入力端子、１３・・・遅延フレーム同期信号出力端子
、１４・・・遅延回路。 代理人 弁理士 並 木 昭 夫
す構成図、第２図は第１図に示す単位時分割スイッチを
複数個並べて構成した拡大スイツチを示す構成図、第３
図は第２図の構成における各部信号（データ）のタイム
チャート、第４図は本発明の他の実施例を示す構成図、
第５図は第４図に示す単位時分割スイッチを複数個並べ
て構成した拡大スイッチを示す構成図、第６図は従来の
時分割スイッチを示す構成図、第７図は第６図に示す単
位時分割スイッチを複数個並べて構成した拡大スイッチ
を示す構成図、である。 符号の説明 ｌ・・・人力データハイウェイ、２・・・出力データハ
イウェイ、３・・・データバッファメモリＤＢＭ、４・
・・アクセスコントロールメモリＡＣＭ、５・・・カウ
ンタ、６・・・セレクタ、７・・・単位時分割スイッチ
、８・・・セレクタコントロールメモリ、９・・・デー
タレジスタ、ＩＯ・・・スルーアウト出力端子、１１・
・・拡張用データ入力端子、１２・・・フレーム同期信
号入力端子、１３・・・遅延フレーム同期信号出力端子
、１４・・・遅延回路。 代理人 弁理士 並 木 昭 夫
Claims (1)
- 【特許請求の範囲】 １）１本のハイウェイ上に時分割多重されたデータを入
力され、その時間順序を入れ替えて出力する時分割スイ
ッチにおいて、 前記入力されたデータをラッチする第１のレジスタと、
ラッチされた該データをスルーで出力するためのスルー
アウト出力端子と、ラッチされた該データを入力されそ
の時間順序を入れ替えて出力する交換回路と、他の時分
割スイッチからの交換出力を外部から入力される拡張用
外部データ入力端子と、前記交換回路における時間順序
の入れ替えを制御する制御情報に付加された付加情報に
従って、前記交換回路からの交換出力と前記拡張用外部
データ入力端子からの外部データの何れか一方を選択し
て出力するセレクタと、該セレクタからの出力を外部へ
の出力に備えてラッチする第２のレジスタと、を具備し
て成ることを特徴とする時分割スイッチ。 ２）請求項１に記載の時分割スイッチにおいて、前記入
力されたデータのタイムスロット番号を決める基準とな
るフレーム同期信号を入力され、それを更に他の時分割
スイッチに向けて出力する際、所要のビット数だけ遅延
させてから出力するための遅延回路を具備したことを特
徴とする時分割スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19270788A JPH0750950B2 (ja) | 1988-08-03 | 1988-08-03 | 時分割スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19270788A JPH0750950B2 (ja) | 1988-08-03 | 1988-08-03 | 時分割スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242893A true JPH0242893A (ja) | 1990-02-13 |
| JPH0750950B2 JPH0750950B2 (ja) | 1995-05-31 |
Family
ID=16295717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19270788A Expired - Fee Related JPH0750950B2 (ja) | 1988-08-03 | 1988-08-03 | 時分割スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750950B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
| JP2005235219A (ja) * | 2004-02-18 | 2005-09-02 | Harman Becker Automotive Systems Gmbh | Ａｔａｐｉスイッチ |
-
1988
- 1988-08-03 JP JP19270788A patent/JPH0750950B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
| JP2005235219A (ja) * | 2004-02-18 | 2005-09-02 | Harman Becker Automotive Systems Gmbh | Ａｔａｐｉスイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750950B2 (ja) | 1995-05-31 |
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