JPH0243213B2

JPH0243213B2 -

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Publication number: JPH0243213B2
Application number: JP57133003A
Authority: JP
Priority date: 1981-07-31
Filing date: 1982-07-31
Publication date: 1990-09-27
Also published as: DE3280077D1; JPS5827225A; EP0071315A2; AU547280B2; EP0071315A3; AU8660282A; GB2103397A; US4481579A; EP0071315B1; CA1193749A

Description

【発明の詳細な説明】

本発明は、データ処理ユニツトPUと、該デー
タ処理ユニツトとアドレスされた周辺ユニツトの
１つとの間で、データ母線DT１〜DT８を通し
てデイジタル・データを転送するために、該デー
タ処理ユニツト中のアドレス付与手段Ｃ／ADD
によりアドレス母線CA１〜CA６を通して複数ビ
ツトで構成されるアドレス・コードを用いて、選
択的にアドレスすることのできる多数の周辺ユニ
ツト［RM１（１）〜RM６（１）等］とを有し
て成り、また、該周辺ユニツトの各々は、データ
処理ユニツト中のシーケンス付与手段Ｃ／SEQ
によつて与えられ、該周辺ユニツトのアドレス・
コードに対応する固有の識別コードを、それぞれ
の記憶位置に蓄積するのに適したものとして成る
デイジタル・データ装置に関する。上述した特徴の装置の他の形態に対し本発明を
適用可能であることは当業者に明らかであるが、
本発明は特に周辺ユニツトをランダムアクセス・
メモリユニツトとしたところの上述した特徴の装
置に関する。一般に、デイジタル作動可能な処理ユニツトを
集積回路としてパツケージに収め、この集積回路
パツケージは、パツケージの外部接続ピンを介し
て、外部の一個以上の（ランダムアクセス）メモ
リユニツトへの接続を行なつている。このような
外部接続ピンに対して先ず第一に要求されること
は、装置の特定の使用目的に従つて、処理ユニツ
トと種々の個数のメモリ・ユニツトとの間の接続
を行なうことであり、第二はメモリ・ユニツトを
種々の異なる形態で接続せしめるようにすること
であろう。この第１の要求を達成するため、処理ユニツト
側で、これに対しそれぞれ設けられているメモリ
ユニツトを選択的にアドレツシングするためどの
メモリユニツトアドレスが有効であるか及びこれ
に対し設けられていないメモリユニツトのアドレ
スが無効であるかを知り、存在しないメモリユニ
ツトに処理装置からデータが転送される試みを防
止することが必要である。このような有効アドレス及び無効アドレス間の
識別を行なうための手段を含んだ上述したような
特徴のデイジタル・データ装置は英国特許第
8119756号で既に提案されている。このデイジタ
ル・データ装置の特定の例では、複数のメモリユ
ニツトの各々の記憶場所に単一のマルチビツト
（複数ビツトで構成される）識別コードを記憶し、
このコードを間合わせ手段によつて使用し、メモ
リユニツトをアドレスするために処理装置によつ
て使用されるいずれのメモリユニツトアドレスに
対応する当該メモリユニツトの有無を検出する。
この検出はあるメモリユニツトに対する識別コー
ドをその装置に対するアドレス・コードと同じと
なしかつ間合わせ手段をしてこれら両コードを比
較させることによつて行なうことが出来る。ま
た、このデイジタル・データ装置の特定の例で
は、メモリユニツトアドレスはマルチビツト（複
数ビツトで構成される）アドレス・コードを有し
ていて、これらアドレス・コードをアドレス母線
を通じてデコーダに送給し、このデコーダにより
各アドレス・コードに対し単一の選択信号を発生
させて特定の一個の間合わせメモリ装置を選択し
ている。このデコーダの設置によつて、各アドレス・コ
ードは（設けられている場合には）唯一個のメモ
リ装置を選択するようになつている。上述したような特徴のデイジタル・データ装置
の従来例は文献：「IBM Technical Disclosure
Bulletin、Vol.18、No.３、August1975、P878〜
P879」の論文「Basic Storage Module
Selection Check」に開示されている。この例で
は、「指令」信号を特定のBSM（ベーシツク・ス
トレージ・モジユール）に向けて出しこれを転送
母線を経てそのBSM（及び他のBSMの場合もあ
る）に伝送し、この特定のBSMをこれのみに送
られた「指令選択」信号によつて作動させる。こ
の「指令」信号はモジユール・アドレスを含み、
このモジユール・アドレスは「指令」信号が供給
される各BSMの識別部分（identifier portion）
に記憶される。さらにまた、このモジユール・ア
ドレスをシステム・コントローラによつてデコー
テイングしてBSMに対し単一の「指令選択」信
号を生じさせる。「指令選択」信号を受け取ると、
これに関係したBSMは記憶された識別部分と、
予め記憶されている識別コードとを比較する。こ
の識別部分が識別コードと一致するか否かに従つ
て、「指令」信号の実行の可否が決まる。本発明は上述した第二の要求に関するものであ
つて、このデイジタル・データ装置において、処
理ユニツト又は他の主要ユニツトがアドレス母線
を介して供給出来るような各取り得るアドレス・
コードに応答して単一の選択信号を生ずるために
デコーダを設けることは不経済であるか不所望で
あるメモリ又は他の周辺ユニツトに対してアドレ
ツシングを行なわせることにも関する。例えば英国特許出願2060961Aに提案されてい
るような、例では、メモリ・モジユール相互間の
区別を高次（high order）のアドレスによつて行
なう一方各メモリ・モジユール中の記憶位置を低
次（low−order）のメモリ・モジユール・アド
レスによつてアドレツシングを行なうようにした
メモリユニツトにおいては、デコーダを省略して
いる。高次のアドレス及び低次のアドレスから成
るメモリ・アドレスはメモリ位置をアドレツシン
グするためのものであつて、これらメモリ・アド
レスを全てのメモリ・モジユールに対し並列にや
りとりする。各メモリ・モジユールはメモリ識別
手段を含み高次の識別アドレスを記憶する。各モ
ジユールは比較手段を含み、これにより高次のメ
モリ・アドレスと識別アドレスとの比較を行な
い、これらが一致する場合には識別信号を生じて
低次のアドレス・ビツトでそのメモリ・モジユー
ルのアドレツシングを可能となす。識別アドレス
と高次のメモリ・アドレスとが一致しないメモ
リ・モジユールは全て可能化されない。このような各従来装置においては、全てのメモ
リ・アドレスすなわちメモリ・アドレスの全ての
ビツトをメモリ・モジユール（の全て）に対しや
りとりを行なつてそこでこれらを予め記憶された
識別アドレスと比較している。この比較のため、
各メモリ・モジユールは専用比較器を有し、これ
により、受信されたアドレスと予め記憶されたア
ドレスとの間の一致が生じた場合に、このモジユ
ールを「可能化」するようになしている。上述した第二番目の従来装置は、モジユールが
最初に可能化される選択信号を設けず、モジユー
ルだけで比較過程を実行するという代償を払つ
て、デコーダを省略している。本発明のデイジタル・データ装置は、アドレス
母線の全てのアドレス・ライン又はある限られた
本数のアドレス・ラインをそれぞれの周辺ユニツ
ト又はある限られた本数のアドレス・ラインをそ
れぞれの周辺ユニツト又は他の周辺ユニツトに対
し直接接続し及び処理ユニツト又は他の主要ユニ
ツトによつてある一本のアドレス・ラインに供給
される“１”又は“０”の値のビツトで、このア
ドレス・ラインが接続されているメモリ又は他の
周辺ユニツトを直接選択するための選択信号を構
成するような簡単な構成のメモリ又は他の周辺ユ
ニツトを有している。従つて、このような簡単な
構成でもつて、デコーダを必要とすることなく、
各メモリ又は他の周辺ユニツトを個別的に選択す
るための選択信号を用いている。このような簡単な構成でありながら、各メモリ
又は他の周辺ユニツトに対しては依然として単一
のマルチビツト・アドレス・コードをその識別コ
ードとして割当て（分配）出来るけれども、マル
チビツト・アドレス・コードが非常に多く、これ
らアドレス・コードには選択信号として選ばれて
いるビツト値が一回以上生ずるので、これらマル
チビツト・アドレス・コードは対応する識別コー
ドをもつたメモリ又は他の周辺ユニツトのみなら
ず一個以上の別のユニツトをも選択することが出
来る。これがため、簡単な構成の場合には、これ
らアドレス・コードが１個以上のメモリ又は他の
周辺ユニツトを選択出来、よつて処理ユニツト又
は他の主要ユニツトに対する転送の際におそらく
は矛盾した従つて誤つたデータを生じ得る。本発明の目的は上述した第二の要求に対しこの
後者のタイプの無効アドレス・コードの使用を回
避する手段を提供することにある。この目的を達成するために、本発明によれば、
上記アドレス・コードは所与のビツト位置に特定
の１値を持つ１ビツトを有し、該ビツト位置に対
するアドレス母線（例えばCA１）は対応の周辺
ユニツトの端子TCSにのみ接続し、ここで上記
１ビツトは該周辺ユニツトに対する選択信号とな
つていることと、上記データ処理ユニツトは、比
較の対象となつたコード間に対応があるか否かに
随つて該周辺ユニツトを正当と認めるか否か（リ
ードCVS上に）の判断のために、該データ処理
ユニツトがアドレスされた周辺ユニツトから受信
した識別コードを、該周辺ユニツトにアドレスす
るのに用いた上記特定の１値の１ビツトを少なく
とも有するアドレス・コードと比較するための、
比較手段COMPを含むことと、及び、上記デー
タ処理ユニツトには、識別コードのアドレス・コ
ード部分の中に入つている上記特定の１値のビツ
トの数を示すフラグ・ビツトを各周辺ユニツトに
対する識別コードの一部分として含むための、フ
ラグ・ビツト生成手段FLGが含まれており、ま
た、このフラグ・ビツト生成手段FLGは、その
アドレス・コード中の上記特定の１値のビツトの
数を示すフラグ・ビツトを、比較手段COMPに
よつて受信した識別コードと比較されようとして
いるアドレス・コードに、付加するのにも用いら
れることとを特徴とする。このように構成すれば、実際上、デコーデイン
グ演算を必要とせずにアドレス・コードから選択
信号を供給する手段を与えることが出来る。後述するように、このフラグ・ビツトの比較に
よつて、場合に応じて、周辺装置又は周辺装置の
副装置に対する有効アドレス・コードの確認を可
能ならしめるという利益が得られる。本発明によるデイジタル・データ装置によれ
ば、各周辺ユニツトが少なくとも２つのサブユニ
ツト［例えば第２図のRM１（２）］を有するデ
イジタル・データ装置において、各サブユニツト
はそれ自身の識別コードを記録するためのそれ自
身の記憶位置を持ち、１つの周辺ユニツトのすべ
てのサブユニツトに対し該識別コードは特定の１
値の上記１ビツトを同一の所与のビツト位置に持
ち、対応するアドレス・コード内のこのビツトは
周辺ユニツトに対する共通選択信号を（端子
TCS上に）構築するようにすることが出来る。このように識別コードによつて、デイジタル・
データ装置には異なる個数の副装置を含んでいる
周辺装置を設けることが出来る。好ましくは、デイジタル・データ装置におい
て、サブユニツト識別コード中の、対応するアド
レス・コード内で上記共通選択信号として用いら
れていない他のビツトは、その採り得る様々の値
に随つて、（端子TCS上に）選択されたいずれか
の周辺ユニツトのサブユニツトを選択する（端子
UST上に）ために、単独で又は組合わせて用い
られることが出来る。このように、マルチビツト識別コードの一部分
中の他のビツトを使用することによつて、周辺ユ
ニツトの全てが同一個数のサブユニツトを有して
いる場合に、周辺ユニツト内でのサブユニツトの
識別を簡単にするという利益が得られる。さら
に、好ましくは、デイジタル・データ装置を、識
別コードは、データ処理ユニツト内の書込み手段
Ｃ／SEQがすべての可能なアドレス・コードを
順次アドレス母線CA１〜CA６へある特別な順序
列（表）で供給する書込み操作を行つて、それ
ぞれの記憶位置に記録されることと、各アドレ
ス・コードに対して、書込み手段は又、該コード
をフラグ生成手段FLGからの関連フラグ・ビツ
トと共に、アドレスされた各周辺ユニツト又はサ
ブユニツトの記憶位置へ記憶するためのデータと
して供給することと、上記特別な書込み順序列と
いうのは、上記の１値をそのビツトのすべてが持
つアドレス・コードが先ず最初に書込まれ、次に
上記の１値を１つを除くそのビツトのすべてが持
つアドレス・コードが書込まれ、更にその次に上
記の１値を２つを除くそのビツトのすべてが持つ
アドレス・コードが書込まれ、等々と続けて行つ
て、上記の１値を持つビツトが１つもないアドレ
ス・コードに至つて終わるものであることとする
ことが出来る。このように、特定の書込シーケンスを使用する
ことによつて、周辺ユニツト又はサブユニツトの
取り得る全体個数のうちからどの程度多くのこれ
らユニツトが設けられているかには係わりなく、
各周辺ユニツト又はサブユニツトに対しこれら装
置を個別的に識別する識別コードを与えることが
出来る。その理由は、この書込シーケンスにおい
て、前記１の値のより多数のビツトを有し従つて
多くの周辺ユニツト又はサブユニツトを選択する
アドレス・コードが前記１の値のより少数のビツ
トを有するアドレス・コードの前に生じ、そして
書込シーケンス中唯一個の周辺ユニツト又はサブ
ユニツトを選択出来るアドレス・コードに対応す
るそれぞれの識別コードを記憶位置に最終的に書
込むまで、少数ビツトのアドレス・コードは多数
ビツトのアドレス・コードを記憶位置に次々と重
ねて書込むからである。以下図面により本発明の実施例につき説明す
る。図に例示した装置の説明に当り、メモリを処理
ユニツトに対しそれぞれ同数の記憶バイトを有す
る複数のメモリユニツトとして接続し、その記憶
バイトの数を予想し得る最小サイズのメモリユニ
ツトに対応した数とする。ここでの説明では、こ
のような最小サイズのメモリユニツトをメモリの
“チヤプタ”（以下メモリ・チヤプタと称する）と
みなす。これらメモリユニツトを、それぞれが一
個のメモリ・チヤプタを含むそれぞれのメモリ・
デバイスとすることが出来、或いはより大なるサ
イズのメモリ・デバイスをそれぞれが一個のメモ
リ・チヤプタを含む複数のメモリ装置とみなすこ
とが出来る。このような大型サイズのメモリ・デ
バイスは各々常に整数個のメモリ・チヤプタを含
み得る。このように、一つのチヤプタは１バイト
を８ビツトとした1024個のバイトを有するとし
得、第１図〜第３図につき説明するように１、２
及び４チヤプタ・サイズのRAMデバイスを使用
出来るとする。第１図〜第３図の各々に示すデイジタル・デー
タ装置は処理ユニツトPU及びインタフエース回
路INTFを含む集積回路ICを具えていて、この集
積回路IC中で内部的にこれらを相互接続させて
いる。この集積回路ICは16本の外部接続ピンCP
１〜CP１６を有し、これらピンによつてRAM装
置RMへの外部接続を行なう。このRAM装置は
後述するように、これら３つの図において異なる
数と形態のメモリユニツトを含んでいる。（勿論、
集積回路ICは図示していない別の外部接続ピン
を有していてこれらピンを用いて集積回路に供給
電圧を印加したり、クロツク、制御信号、その他
の信号を供給したりするようになしている。）並列アドレス・ラインCA１〜CA６からなる６
ライン・アドレス母線をRAM装置RMと接続ピ
ンCP１〜CP６との間に設ける。処理ユニツト
PUからこのアドレス母線を経て供給される２値
の６ビツト・チヤプタ・アドレス・コードによつ
て、RAM装置RM中のあるメモリユニツトを選
択する。これら６ビツト・アドレス・コードが唯
一個のメモリユニツトを選択出来るか２個以上の
メモリユニツトを選択出来るかに応じてこれらア
ドレス・コードは有効又は無効アドレス・コード
をそれぞれ構成する。接続ピンCP７〜CP１６に接続され並列アドレ
ス・ラインBA１〜BA１０を構成する10ライ
ン・アドレス母線には２値の10ビツト・バイト・
アドレス・コードが生じ各メモリユニツトに含ま
れている1024個の８ビツト・バイトを識別する。
この識別は、10ビツト・アドレス・コードを適当
な“バイト”選択信号へと変換するための図示さ
れていないデコーダを用いて、既知方法により行
なうことが出来る。これらのアドレス・ライン
BA１〜BA１０のうち最初の８本のアドレス・
ラインBA１〜BA８はまたデータ・ラインDT１
〜DT８として供し、これらデータ・ラインは集
積回路ICとRAM装置RMとの間のデータ転送用
の８ライン・データ母線を形成する。このデータ
転送方向の制御は処理ユニツトPUから行なう。
アドレス／データ母線BA１〜BA１０，DT１〜
DT８を、バイト・アドレツシング又はデータ転
送のいずれかのために、異なる時間間隔中にマル
チプレクスの基礎として使用する。尚、このマル
チプレクスの制御は処理ユニツトPUから行なう。
その代わりに個別の８ライン・データ母線を備え
ることも出来るがその場合には集積回路ICに追
加の８本の接続ピンが必要となる。第１図に示す実施例では、RAM装置RMは６
個の離散形RAMデバイスRM１（１）〜RM６
（１）を具え、これら各デバイスは１個のメモリ
ユニツトの記憶容量を有している。各デバイス
RM（１）〜RM（６）にはいわゆるチツプ選択端
子TCSを設け、アドレス・ラインCA１〜CA６
を夫々接続する。処理ユニツトPUによつてこれ
らアドレス・ラインの一つが活性になり（例えば
２進レベル“１”を表わすための高いレベルに活
性する）チツプ選択信号を構成すると、このアド
レス・ラインが接続されている特定のRAMデバ
イスがデータ転送を行なうために選ばれる。その
後に、アドレス／データラインBA１〜BA１
０／DT１〜DT８を経るバイト・アドレツシン
グ及びデータ転送を実行することが出来る。チツプ選択、バイト・アドレツシング及びデー
タ転送に使用する回路の詳細は既知であり、特に
これらの説明は本発明を理解する上で必要ないの
で、第１図〜第３図に示す装置の詳述は省略す
る。第２図に示す装置のRAM装置RMは５個の離
散形RAMデバイスRM１（２）〜RM５（２）
を具え、これら各デバイスの記憶容量は２個のメ
モリユニツトの容量である。この例の装置では、
アドレス・ラインCA１〜CA５をそれぞれの
RAMデバイスのチツプ選択端子に接続し、一方
アドレス・ラインCA６を各デバイスの１−アウ
ト−オブ−２装置選択端子USTに接続して、こ
の後者のアドレス・ラインCA６が高レベルに活
性化されるか（２進レベルの“１”）又は低レベ
ルに活性化されるか（２進レベルの“０”）に応
じて選択されるべきRAMデバイスの２個のメモ
リ装置のどちらを選択すべきかに使用する。第３図に示すRAM装置RMは４個の離散形
RAMデバイスRM１（４）〜RM４（４）を具
え、これら各デバイスは４個のメモリユニツトの
記憶容量を有している。アドレス・ラインCA１
〜CA４をそれぞれのRAMデバイスのチツプ選
択端子に接続する一方、アドレス・ラインCA５
〜CA６を各デバイスの１−アウト−オブ−４装
置選択端子UST１及びUST２に夫々接続し、そ
れらの一組の２値レベルの組合わせ（00、01、10
及び11）に応じて、選択されるべきRAMデバイ
スの４個のメモリユニツトのどの一つを選択すべ
きかの決定に使用する。第２図に用いたメモリ装置の場合には、RAM
デバイスに単一の論理ゲートを設けてアドレス・
ラインCA６の２値レベル“１”及び“０”の識
別を行ない、他方第３図に用いたメモリユニツト
の場合にはRAMデバイスに単一のデコーダを設
けてアドレス・ラインCA５及びCA６の２値レベ
ル“１”及び“０”の４組の異なる組合わせの選
択を行なう。第１図〜第３図に示す上述した特定のデイジタ
ル・データ装置の実施例からも明らかなように、
チヤプタ・アドレス・コードに対しアドレス・ラ
インの本数を所定のｎ本とする場合には、これら
ｎ本のアドレス・ラインのうちの（ｎ−ｍ）本を
使用して、2^m個のチヤプタ・サイズ・メモリユニ
ツトを夫々有している離散形RAMデバイスを直
接アドレツシングすることも出来る。尚、ここに
おいて、ｍは０、１、２、……（ｎ−１）に等し
く、ｎ０のとき2^m個の異なる組合わせを決定す
るためのデコーデイングを行なう。第４図に示すように処理ユニツトPUはチヤプ
タ・アドレツサＣ／ADDを含み、このチヤプ
タ・アドレツサから６ビツト・チヤプタ・アドレ
ス・コードを生じ、このコードを切換られていな
い状態にあるマルチプレクサMUX１を経てアド
レス母線CA１〜CA６に６ビツト接続ライン
CY／ADを通じて供給する。処理ユニツトの論
理回路LCは制御リード（１本の場合もあるし複
数本の場合もある）CACを介してチヤプタ・ア
ドレツサの動作を制御する。これらの実行及び制
御を行なうための取り得る手段は、論理回路LC
がチヤプタ・アドレツサを形成するカウンタに対
し、所要のアドレス・コードに対応する計数値に
達するまでステツピング・パルスを供給し、続い
てこのアドレス・コードをアドレス母線に供給す
るためラツチ状態に保持する。加えて、論理回路
LCから制御リードSACに生じた制御信号に応答
してチヤプタ・アドレス・シーケンサＣ／SEQ
によつてこれら６ビツト・アドレス・コードを特
定のシーケンスで周期的に生じる。この時、ま
た、実行及び制御を行なう好適な手段は論理回路
LCがチヤプタ・アドレス・シーケンサを形成す
るカウンタにステツピング・パルスを供給する
が、このカウンタの計数段を適当なゲート通路及
び帰還通路と相互接続させて普通の計数を行なわ
せる代わりに特定のシーケンスに従う計数を行な
わせる。シーケンスド・アドレス・コードを切換
状態にあるマルチプレクサMUX１を経てアドレ
ス母線CA１〜CA６に供給する。尚、このマルチ
プレクサの切換えは制御リードSACに生じた制
御信号によつて行なう。シーケンスド・アドレス・コードを、後述する
フラグ・ビツトと一緒に切換状態にある別のマル
チプレクサMUX２を経てデータ母線DT１〜DT
８に供給し、これらアドレス・コードを備えられ
ているメモリ装置の各々の特定の割当て記憶位置
（バイト）に識別コードとしてフラグ・ビツトで
記憶する。特定の割当て記憶位置は各メモリ装置
において同一バイトを有し、これら記憶位置に対
する書込及び読出しをバイト・アドレツサＢ／
ADDによつて生ぜしめられるような適当なバイ
ト・アドレス・コードによつて識別する。この場
合、このバイト・アドレツサは論理回路LCから
制御リードRFに現われるRAMフアインダ
（finder）信号に応答してアドレス母線BA１〜
BA１０に供給すべき10ビツト・バイト・アドレ
ス・コードを10ビツト接続ラインBY／ADを生
ずる。或いは又、論理回路LCによつて、メモリ
装置の通常の動作期間に制御リードBACを経て
バイト・アドレツシングを行なうためバイト・ア
ドレツサＢ／ADDを制御する。また、メモリユ
ニツトの通常の動作時には、メモリ装置記憶バイ
トに書込まれるデータを論理回路LCから、未切
換状態のマルチプレクサMUX２を経て、８ビツ
ト接続ラインDAT／OTを通じて、データ母線
DT１〜DT８へ送給し：メモリユニツト記憶バ
イトから読取られるデータをデータ母線DT１〜
DT８から８ビツト制御ラインDAT／INを通じ
て論理回路LCに供給する。リードRD，WR及び
ALEは“読出”、“書込”及び“アドレス・ラツ
チ可能化”制御リードであつて、論理回路LCに
より従来既知の方法で作動させることができる。この処理ユニツトPUはまた比較器COMPと、
フラグ・ビツト発生器FLGに供給する。後者の
発生器は供給されたチヤプタ・アドレス・コード
に応答して２つのフラグ・ビツトを生じ、これら
フラグ・ビツトの２値組合わせは、チツプ選択信
号を構成する値のビツトがアドレス・コード中に
どの位多く含まれているかを表わす。これら２つ
のフラグ・ビツトを６ビツト・チヤプタ・アドレ
ス・コードと一緒に比較器COMPに供給する。
これら６ビツト・チヤプタ・アドレス・コードは
それぞれ２つのフラグ・ビツトと共に８ビツト識
別コードを形成し、これら識別コードをデータ母
線DT１〜DT８を通じてメモリユニツトの特定
の割当て記憶位置に供給してそこに記録する。こ
のアドレス母線CA１〜CA６に供給されるチヤプ
タ・アドレス・コードの有効性につき比較器
COMPによつてテストするが、この比較器では
このアドレス・コードと、識別コードの対応する
６ビツト部分とを比較する。尚、この場合、この
識別コードをテストが行なわれているチヤプタ・
アドレス・コードによつて（観念的に）アドレス
されているメモリユニツトの特定の割当て記憶位
置から読出す。この比較の結果、両者が一致して
いる場合には、本願人による英国特許出願第
8119756号で説明されているような有効性のテス
トが満足される。本発明によれば比較器COMPによつて行なう
比較をフラグ・ビツトに対しても拡張し、１個の
唯一個のメモリユニツトを選択するための能力に
ついてチヤプタ・アドレス・コードの有効性をテ
ストする。この第二有効性テストについては後述
するが、このテストが満足されたものである時に
は、比較器COMPはリードCVSにチヤプタ有効
信号を生じ、論理回路は関連するチヤプタ・アド
レス・コードに対して、データを記憶出来るメモ
リユニツトが設けられていることを知る。特定の書込シーケンスを実行して備えられてい
るメモリユニツトの特定の割当て記憶位置に識別
コードを記憶する場合、論理回路LCから制御リ
ードLCに制御信号を供給し、よつてバイト・ア
ドレツサＢ／ADDから特定の割当て記憶位置の
アドレスを生ぜしめ及び論理回路から制御リード
SACに制御信号を供給して、マルチプレクサ
MUX１及びMUX２をそれぞれ切換えると共に
チヤプタ・アドレス・シーケンスＣ／SEQを開
始させる。この特定の書込シーケンスはこのデイ
ジタル・データ装置に電力がスイツチ・オンされ
た時開始し及び又はこの装置が使用状態にある時
には比較的まれな間隔で開始されるものであろう
が、この書込シーケンスは次に示す表に規定さ
れている順序で全ての可能なチヤプタ・アドレ
ス・コードを経る。そして各アドレス・コードは
メモリユニツトを選択するために発生されるの
で、このアドレス・コードをあるフラグ・ビツト
と一緒にメモリユニツトの特定の割当て記憶位置
に書込む。（表では２値の“１”を活性チツプ
選択信号とする）。

【表】この表に示す「etc.」の記号は関連する配列
パターンの全ての組合わせコードを意味する。例
えば111110etc.とは唯一個の“０”を有する組合
わせコードの全てすなわち111110、111101、
111011、110111、101111、011111を意味する。書
込シーケンスでは特定のいずれのパターンの組合
わせコードがどのような順序で生じてもかまわな
いが、パターン自体は表に特定した順序で生ず
る必要がある。その理由は、装置を正しく動作さ
せるためには各メモリユニツトが１個の、唯一個
のチヤプタ・アドレス・コードによつて有効的に
選択されることが必要であるからである。云い換
えれば、利用出来る限り得るチヤプタ・アドレ
ス・コードのうち、１つの、唯一個のメモリユニ
ツトを選択出来るチヤプタ・アドレス・コードを
使用出来る。例えば第１図に示す構成の場合に
は、チヤプタ・アドレス・コード000011は単一の
メモリユニツトの２つのRAMデバイスRM５
（１）及びRAMデバイス６（１）を選択し、一
方チヤプタ・アドレス・コード111111は６個全て
のRAMデバイスRM１（１）〜RM６（１）を
選択する。これがため、明らかに、１個より多く
の数のメモリユニツトを選択出来るようなチヤプ
タ・アドレス・コードはメモリユニツトの特定の
割当て記憶位置に記録されている識別コードには
使用出来ない。従つて、第１図に示す構成の装置
の場合には、RAMデバイスRM６（１）はその
識別コードにチヤプタ・アドレス・コード000001
を有することが要求される。なぜならばこのチヤ
プタ・アドレス・コードのみがRAMデバイス
RM６（１）を単一的に選択するからである。表
に示した書込シーケンスによれば、RAMデバ
イスRM６（１）は表に示すようなシーケンス
で特定の割当て記憶位置に書込まれるチヤプタ・
アドレス・コードを有することになるであろう。
この場合、これら各チヤプタ・アドレス・コード
は前のコードに重なつて書込んであり従つて
000001は識別コードの一部分として最終的に記録
されるコードとして留まる。

【表】この表に示したシーケンスは表に従がう特
定の書込シーケンスの結果として生ずるものであ
り、この前者のシーケンスはRAMデバイスRM
６（１）に関係するところの最下位ビツト位置に
値“１”を有する全てのチヤプタ・アドレス・コ
ードを含んでいる。同様に、RAMデバイスRM
５（１）はその特定の記憶位置に表に示すよう
なシーケンスで書込まれるチヤプタ・アドレス・
コードを有し、これら各コードは再び前のコード
に重ねて書込んであり、従つて000010は識別コー
ドの一部分として最終的に記録されるアドレス・
コードとして留まる。

【表】他のRAMデバイスRM４（１），RM２（１）
及びRM１（１）についても同様に取り扱うの
で、チヤプタ・アドレス・コード000100、
001000、010000及び100000をそれらのそれぞれの
特定の割当て記憶位置にそれらの識別コードの一
部分として記録される。第２図の装置に関しては、上述したことから明
らかなように、チヤプタ・アドレス・コード
000010及び000011は両者ともRAMデバイスRM
５（２）をチツプ選択し、これら２つのコードを
このデバイスの２つのメモリユニツトにそれぞれ
関連させているので、これらコードを関連するメ
モリ装置の特定の割当て記憶位置にその識別コー
ドの一部分として記録する。同様に、チヤプタ・
アドレス・コード対000100、000101；001000、
001001；010000、010001；及び100000、100001は
他の４個のRAMデバイスRM４（２）〜RM１
（２）の２つのメモリユニツトとそれぞれ関係し
ている。第３図に示す装置に関しては、４個のチヤプ
タ・アドレス・コード000100、000101、000110及
び000111の各々RAMデバイスRM４（４）をチ
ツプ選択し、これら４個のコードをその装置の４
個のメモリユニツトの特定の割当て記憶位置にそ
れぞれ関係せしめ、よつてこれらコードを関連す
るメモリユニツトの特定の割当て記憶位置にその
識別コードの一部分として記録すること明らかで
ある。同様に４個のチヤプタ・アドレス・コード
の各組すなわち001000、001001、001010、
001011；010000、010001、010010、010011；及び
100000、100001、100010、100011は他の３個の
RAMデバイスRM３（４），RM２（４）及び
RM１（４）の４個のメモリユニツトに夫々関係
する。第１図〜第３図に示すデイジタル・データ装置
の構成は、可能性のある多く構成のうちのほんの
数例にすぎず、各構成内では取り得る総ての数の
メモリユニツトを備える必要はない。これら制限
内では、表に示したような特定の書込シーケン
スによつて装備された各メモリユニツトに識別コ
ードの一部分として記録されるチヤプタ・アドレ
ス・コードをそのメモリユニツトに対し唯一個と
することが出来る。また、上述の制限内では、デ
イジタル・データ装置の処理ユニツトは、例えば
普通の２進計数シーケンスでアドレス母線にチヤ
プタ・アドレス・コードを供給しその供給を使用
されるべき単一のメモリユニツトを選択するまで
行なつて当該メモリユニツトを簡単に選択出来る
ようにする必要がある。前述したように、メモリ
ユニツトの特定の割当て記憶位置に記録された識
別コード内に含まれているフラグ・ビツトは１個
よりも多数のメモリユニツトを選択するようなチ
ヤプタ・アドレス・コードを識別するための一手
段である。この実施例では各識別コードにこれら
のフラグ・ビツトのうちの２個が存在しており、
これらフラグ・ビツトはコードに含まれている
“１”の値の２進ビツトの個数を表わしている。
同一個数の“１”の値を有する（従つて“０”の
値を有する）チヤプタ・アドレス・コードは全て
これらに割当てられた同一の２つのフラグ・ビツ
トを有し、これら両フラグ・ビツトともメモリユ
ニツトに対し識別コードの一部分として割当てら
れており、第４図に示す比較器COMPによつて
行なわれるところの比較演算すなわちメモリユニ
ツトをアドレツシングしているチヤプタ・アドレ
ス・コードと、このアドレツシングによつて得ら
れる識別コードとの間の比較演算のためのもので
ある。あるアドレス・コードにおいては、好適な
フラグ・ビツトの組合わせは１個の“１”、２個
の“１”及び３個の“１”に対しそれぞれ11、10
及び01である。そして、あるアドレス・コードに
おいては、“１”がない場合、４個の“１”、５個
の“１”及び６個の“１”の場合に対しては00の
フラグ・ビツトを使用する。次にいくつかの例について説明する。第１図に
示す装置の構成では、チヤプタ・アドレス・コー
ド000000はRAMデバイスRM１（１）〜RM６
（１）のいずれをも選択しないので、第４図に示
す比較器COMPはコード＋フラグ・ビツトとし
て00000000を受け取り、何らその結果としての識
別コードを受け取らず、これがためリードCVS
にチヤプタ有効信号を生じない。単一のすなわち
１個の“１”をもつたチヤプタ・アドレス・コー
ド（例えば000001＋フラグ・ビツト11）が処理ユ
ニツトから生じた場合、唯一個のRAMデバイス
（すなわち実際に設けられている場合には000001
に対するRM６（１））が選択され従つてこのデ
バイスはマツチングしているアドレス・コードと
フラグ・ビツトとをもつた識別コードを出力す
る。比較器COMPが両者を比較し一致している
と、リードCVSにチヤプタ有効信号を生じる。
２個の“１”（及び４個の“０”）を含むチヤプ
タ・アドレス・コード例えば、000011＋フラグ・
ビツト10で、２個のRAMデバイス（すなわち
RM６（１）及びRM５（１））を同時に選択す
る。このことにより、識別コードのアドレス・コ
ード部分をキヤリーするデータ母線DT１〜DT
８以外の６本のデータ・ラインでデータ衝突が起
り、このデータ衝突によつて比較器COMPがこ
のアドレス・コード部分と供給されたアドレス・
コードとの適切な比較動作を行なうのを妨げる。
しかしながら、両RAMデバイスが同一の２つの
フラグ・ビツト(11)を出力すると、これら２つのビ
ツトはデーテ母線の他の２つのデータ・ラインで
データ衝突を生じない。これら２つのフラグ・ビ
ツト(11)はアドレス・コード000011に割当てられる
２つのフラグ・ビツト(10)と一致しないので、比較
器COMPはこのアドレス・コードを無効として
拒絶する。３個の“１”と３個の“０”とを含むチヤプ
タ・アドレス・コードによれば、対応する３個の
RAMデバイスRM１（１）〜RM６（１）が選
択され、その結果、識別コードのアドレス・コー
ド部分をキヤリーするデータ母線の６本のライン
のうち３本のラインでデータ衝突が生ずる。しか
しながら、再び、フラグ・ビツト（01）は関連す
る３個の識別コードにおける共通フラグ・ビツト
(11)と一致せず、従つて再び比較器COMPはこの
アドレス・コードを無効として拒絶する。４個、
５個及び６個の“１”を含むアドレス・コードは
同様に無効であるとして拒絶される。第１図〜第３図に示すデイジタル・データ装置
の特定の実施例では、上述したように、メモリユ
ニツトは７ビツト・バイトで編成されていると仮
定する。これがため、識別コードの一部分として
６ビツト・アドレス・コードを使用すると、フラ
グ・ビツト用に２つのビツトが残るにすぎず、従
つてこの場合には４つのタイプのチヤプタ・アド
レス・コードの識別が出来るにすぎない。すなわ
ち、これらの特定の実施例によつて識別されるの
は、例えば、１個の“１”、２個の“１”、３個の
“１”及び他の個数の“１”を含むチヤプタ・ア
ドレス・コードである。これら３つの特定の実施
例の論理演算は次の表、及びにそれぞれ与
えられる。

【表】

【表】前述した実施例において与えられているよう
に、表から、第１図の装置の場合には有効チヤ
プタ・アドレス・コードは唯一個の“１”を含む
ことがわかる。表から、第２図の装置の場合に
は有効チヤプタ・アドレス・コードは１個又は２
個の“１”を含むことがわかる。表から、第３
図の装置の場合には１個、２個又は３個の“１”
を含むことがわかる。第１図の装置の場合には、
有効チヤプタ・アドレス・コードのみが単一の
“１”を含む。第２図の装置の場合には、有効及
び無効の両チヤプタ・アドレス・コードが１個又
は２個の“１”を含むことが出来るが、このよう
な無効チヤプタ・アドレス・コードを無効なもの
として識別する。この理由は、これらに対応する
フラグ・ビツトはこれらチヤプタ・アドレス・コ
ードによつてアドレツシングされる行なうメモリ
ユニツトの識別コードの中のフラグ・ビツトとは
相違するからである。例えば、（フラグ・ビツト
10をもつた）無効アドレス・コード000110は比較
用にこの無効アドレス・コードによつて生ぜしめ
られた識別コード中にある（各々がフラグ・ビツ
ト11をもつた）２つのアドレス・コード000100及
び000010と等価である。これがため、これら識別
コードのアドレス・コード部分は異なり、従つて
前述したようにデータ母線で衝突が起る。これら
フラグ・ビツト(11)は各コードに対し同一でありか
つ供給されたチヤプタ・アドレス・コードと関連
するフラグ・ビツト(10)とは相違する。これがた
め、所要に応じて、このアドレス・コードを無効
なものとして検出する。第３図の装置の場合には、有効及び無効の両チ
ヤプタ・アドレス・コードは１個、２個又は３個
の“１”を含むことが出来るが、この場合にもフ
ラグ・ビツトの差によつて有効及び無効アドレ
ス・コード間の識別を行なうことが出来る。例え
ば、（フラグ・ビツト01をもつた）無効アドレ
ス・コード001110は、比較用にこの無効アドレ
ス・コードによつて生ぜしめられた識別コード中
にある（各々がフラグ・ビツト10をもつた）２個
のアドレス・コード001010及び000110に等価であ
る。これがため、これら識別コードのアドレス・
コード部分は異なり、従つてデータ母線で衝突が
起る。フラグ・ビツト(10)は各コードに対し同一で
ありかつ供給されたチヤプタ・アドレス・コード
と関連するフラグ・ビツト（01）とは異なつてい
る。これがため、このアドレス・コードは無効な
ものとして拒絶される。表、及びにおける“etc.”の記号は、表
における場合と同様に、他のコード配列パター
ンの組合わせを示す。例えば、表においては、
“000101／000110etc.”は組合わせコード
“001001／001010”“010001／010010”及び
“100001／100010”を意味し、これら組合わせコ
ードは全てRAMデバイスRM４（１）〜RM１
（４）に対する有効チヤプタ・アドレス・コード
のうちの２つにそれぞれ関係する。本発明の原理は他の構成のデイジタル・データ
装置、例えば、各々が８個のチヤプタ・サイズメ
モリ装置を具える３個のチツプ選択形RAMデバ
イスに拡長することが出来る。このような構成や
形態は各メモリユニツト中の別の特定の割当て記
憶位置を識別用に割当てて識別コードに含むこと
が出来るフラグ・ビツトの個数を増大させること
によつて可能とし得る。また、ビツト数の異なる
チヤプタ・アドレス・コードを使用することも可
能である。例えば、５ビツト・チヤプタ・アドレ
ス・コードは１〜32個のメモリユニツトを規定
し、アドレス・コードに対する６個全ての異なる
組合わせコードを規定するに十分なフラグ・ビツ
トに対する８ビツト・バイト中に３ビツトを残す
ように出来る。すなわち、この場合の組合わせコ
ードは０、１、２、３、４及び５個の“１”を有
するコードである。８個のメモリユニツトをそれ
ぞれ含む２個のRAMデバイスを含む構成のデイ
ジタル・データ装置は、このように、２本のアド
レス・ラインを用いてRAMデバイスをチツプ選
択しかつ他の３本のアドレス・ラインを用いて
RAMデバイスの８個のメモリユニツトを規定す
ることによつて可能となす。

【図面の簡単な説明】

第１図〜第３図はデイジタル動作可能な処理ユ
ニツト及びこれと関連するランダム・アクセス・
メモリ（RAM）を有するデイジタル・データ装
置の実施例をそれぞれ示す線図、第４図は第１図
〜第３図の装置の処理ユニツト中の中央論理素子
を示す線図である。 PU……処理ユニツト、INTF……インタフエ
ース回路、IC……集積回路、CP１〜CP１６……
接続ピン、RM……ランダム・アクセス・メモリ
ユニツト、CA１〜CA６，BA１〜BA１０……
アドレス・ライン（又はアドレス母線）、RM１
（１）〜RM６（１），RM１（２）〜RM６
（２），RM１（４）〜RM４（４）……離散形
RAMデバイス、TCS……チツプ選択端子、UST
……１−アウト−オブ−２装置選択端子、UST
１，UST２……１−アウト−オブ−４装置選択
端子、Ｃ／ADD……チヤプタ・アドレツサ、
CY／AD……６ビツト接続ライン、MUX１，
MUX２……マルチプレツサ、LC……論理回路、
CAC，SAC，RF，BAC……制御リード、Ｃ／
SFQ……チヤプタ・アドレス・シーケンサ、DT
１〜DT８……データ母線、Ｂ／ADD……バイ
ト・アドレツサ、BY／AD……10ビツト接続ラ
イン、DAT／OT，DAT／IN……８ビツト接続
ライン、RD，WR，ALE……リード、FLG……
フラグ・ビツト発生器、COMP……比較器。

Claims

【特許請求の範囲】１データ処理ユニツトPUと、該データ処理ユニツトとアドレスされた周辺ユ
ニツトの１つとの間で、データ母線DT１〜DT
８を通してデイジタル・データを転送するため
に、該データ処理ユニツト中のアドレス付与手段
Ｃ／ADDによりアドレス母線CA１〜CA６を通
して複数ビツトで構成されるアドレス・コードを
用いて、選択的にアドレスすることのできる多数
の周辺ユニツト［RM１（１）〜RM６（１）
等］とを有して成り、また該周辺ユニツトの各々は、データ処理ユニツト
中のシーケンス付与手段Ｃ／SEQによつて与え
られ、該周辺ユニツトのアドレス・コードに対応
する固有の識別コードを、それぞれの記憶位置に
蓄積するのに適したものとして成るデイジタル・
データ装置において、上記アドレス・コードは所与のビツト位置に特
定の１値を持つ１ビツトを有し、該ビツト位置に
対するアドレス母線（例えばCA１）は対応の周
辺ユニツトの端子TCSにのみ接続し、ここで上
記１ビツトは該周辺ユニツトに対する選択信号と
なつていることと、上記データ処理ユニツトは、比較の対象となつ
たコード間に対応があるか否かに随つて該周辺ユ
ニツトを正当と認めるか否か（リードCVS上に）
の判断のために、該データ処理ユニツトがアドレ
スされた周辺ユニツトから受信した識別コード
を、該周辺ユニツトにアドレスするのに用いた上
記特定の１値の１ビツトを少なくとも有するアド
レス・コードと比較するための、比較手段
COMPを含むことと、及び上記データ処理ユニツトには、識別コードのア
ドレス・コード部分の中に入つている上記特定の
１値のビツトの数を示すフラグ・ビツトを各周辺
ユニツトに対する識別コードの一部分として含む
ための、フラグ・ビツト生成手段FLGが含まれ
ており、また、このフラグ・ビツト生成手段
FLGは、そのアドレス・コード中の上記特定の
１値のビツトの数を示すフラグ・ビツトを、比較
手段COMPによつて受信した識別コードと比較
されようとしているアドレス・コードに、付加す
るのにも用いられることとを特徴とするデイジタ
ル・データ装置。２各周辺ユニツトが少なくとも２つのサブユニ
ツト［例えば第２図のRM１（２）］を有するデ
イジタル・データ装置において、各サブユニツト
はそれ自身の識別コードを記録するためのそれ自
身の記憶位置を持ち、１つの周辺ユニツトのすべ
てのサブユニツトに対し該識別コードは特定の１
値の上記１ビツトを同一の所与のビツト位置に持
ち、対応するアドレス・コード内のこのビツトは
周辺ユニツトに対する共通選択信号を（端子
TCS上に）構築することを更に特徴とする特許
請求の範囲第１項に記載のデイジタル・データ装
置。３サブユニツト識別コード中の、対応するアド
レス・コード内で上記共通選択信号として用いら
れていない他のビツトは、その採り得る様々の値
に随つて、（端子TCS上に）選択されたいずれか
の周辺ユニツトのサブユニツトを選択する（端子
UST上に）ために、単独で又は組合わせて用い
られることを更に特徴とする特許請求の範囲第２
項に記載のデイジタル・データ装置。４識別コードは、データ処理ユニツト内の書込
み手段Ｃ／SEQがすべての可能なアドレス・コ
ードを順次アドレス母線CA１〜CA６へある特別
な順序列（表）で供給する書込み操作を行つ
て、それぞれの記憶位置に記録されることと、各アドレス・コードに対して、書込み手段は
又、該コードをフラグ生成手段FLGからの関連
フラグ・ビツトと共に、アドレスされた各周辺ユ
ニツト又はサブユニツトの記憶位置へ記録するた
めのデータとして供給することと、上記特別な書込み順序列というのは、上記の１
値をそのビツトのすべてが持つアドレス・コード
が先ず最初に書込まれ、次に上記の１値を１つを
除くそのビツトのすべてが持つアドレス・コード
が書込まれ、更にその次に上記の１値を２つを除
くそのビツトのすべてが持つアドレス・コードが
書込まれ、等々と続けて行つて、上記の１値を持
つビツトが１つもないアドレス・コードに至つて
終わるものであることとを更に特徴とする特許請求の範囲第１項ないし第
３項のうちいずれか１項に記載のデイジタル・デ
ータ装置。５上記周辺ユニツトは、ランダム・アクセス・
メモリであることを更に特徴とする特許請求の範
囲第１項ないし第４項のうちいずれか１項に記載
のデイジタル・データ装置。６各メモリ・ユニツトは、同一数量のメモリを
含有することを更に特徴とする特許請求の範囲第
５項に記載のデイジタル・データ装置。