JPH0243374B2

JPH0243374B2 -

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Publication number: JPH0243374B2
Application number: JP60198682A
Authority: JP
Priority date: 1985-09-10
Filing date: 1985-09-10
Publication date: 1990-09-28
Also published as: JPS6259418A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、アナログ信号をデジタル信号に変換
するAD変換回路に関する。

［従来の技術］ AD変換回路は、アナログ信号をデジタル信号
に変換するものであり、その回路構成は、従来か
ら種々のものが存在する。

また、画像情報をAD変換したものを表示メモ
リに取込み、この取込んだデジタルデータを修正
して画像作成する方法も、種々のものが存在しつ
つある。この場合、汎用性の点から低価格のAD
変換回路が必要となる。

ところで、画像情報を取込む場合におけるAD
変換回路は、分解能等の現実の要請からすると、
５ビツトを出力するものが望ましい。しかし、５
ビツト出力のAD変換回路は、４ビツト出力のそ
れと比較すると、非常に高価であるという問題が
ある。高価である理由は、次の通りである。

第９図は、従来のAD変換回路であつて、２ビ
ツト出力の場合の一例を示す回路図である。この
２ビツト出力のAD変換回路１０は、３つのアナ
ログ比較回路ACP１〜ACP３と、４つの分割抵
抗Ｒ１〜Ｒ４とで構成される。そして、アナログ
比較回路ACP１〜３の出力信号がエンコーダ１
１によつてコード化され、このコード化データが
ラツチ１１ａにラツチされる。

第１０図は、上記エンコーダ１１の入力対出力
の関係を示す図表である。

また、４ビツト出力のAD変換回路は、15個の
アナログ比較回路と16個の分割抵抗とで構成され
る。ところが、５ビツト出力のAD変換回路は、
31個のアナログ比較回路と32個の分割抵抗とを必
要とする。

このように５ビツト出力のAD変換回路の場合
は、分割抵抗およびアナログ比較回路の数が急激
に増加するとともに、分割抵抗の精度とアナログ
比較回路の感度とは、非常に高いものが要求され
る。感度が高くなれば、ノイズの混入、発生が許
されなくなり、相応の対策を行なうことが必要に
なる。また、エンコーダの入力が31本になるの
で、エンコーダのゲート数が多くなる。これらの
事情から、５ビツト出力のADコンバータは、非
常に高価なものとなる。

［発明の目的］本発明は、上記従来の問題点に着目してなされ
たもので、安価なAD変換回路を提供することを
目的とするものである。

［発明の概要］本発明は、AD変換回路を安価にするために、
基準電圧に基づいて、アナログ信号をデジタル信
号に変換する信号変換回路を設け、上記基準電圧
全体を周期的に変動させ、その信号変換回路の１
つ前の出力信号を出力ラツチが保持し、信号変換
回路の出力信号と、その１つ前の出力信号とを加
算回路が加算し、上記信号変換回路の出力データ
のうち、連続する２つのデータの差を検出する信
号変化量検出回路と、上記データの差が所定値以
内のときに、上記加算回路の出力を選択し、上記
データの差が所定値より大きいときに、上記出力
データの２倍を選択する信号選択回路を設けたも
のである。

［発明の実施例］第６図は、本発明を説明するブロツク図であ
る。

AD変換回路１００は、信号変換回路２０と、
基準電圧変動回路３０と、ラツチ４０と、加算回
路５０とを有する。

信号変換回路２０は、基準電圧に基づいて、ア
ナログ入力信号を、所定ビツト数のデジタル信号
に変換する回路である。この信号変換回路２０の
詳細を第７図に示してある。

基準電圧変動回路３０は、信号変換回路２０の
基準電圧全体を、そのサンプリング毎に変動させ
る回路である。

ラツチ４０は、信号変換回路２０における１つ
前の出力信号を取込むラツチである。

加算回路５０は、連続する２つのサンプリング
値について、基準電圧を異にして信号変換回路２
０がデジタル信号に変換した２つのデータを加算
する回路である。

第７図は、AD変換回路１００をより具体的に
示す回路図である。

信号変換回路２０は、アナログ入力信号に基づ
いて、４ビツトのデジタルデータを出力するもの
であり、４ビツト出力の従来のAD変換回路と同
様のものである。また、信号変換回路２０は、基
準電圧に基づいて、間隔の等しい16個の電圧を得
るために、抵抗Ｒ１〜Ｒ１６（それぞれ等しい抵
抗値ｒを有する抵抗）が直列に接続されている。
基準電圧を分割した電圧と、アナログ入力信号と
を比較するアナログ比較回路ACP１〜ACP１５
が設けられ、これら各アナログ比較回路ACP１
〜ACP１５の出力信号に基づいて、４ビツトの
出力Ｄ０〜Ｄ３を発生するエンコーダ２１が設け
られている。また、エンコーダ２１の出力データ
は、ラツチ２１ａによつてラツタされる。なお、
符号VR１は、基準電圧を調整する可変抵抗であ
る。

基準電圧変動回路３０は、抵抗Ｒ１〜Ｒ１６の
直列回路と直列に接続された抵抗Ｒ０と、可変抵
抗VR２と、1/2分周器２１とを有するものであ
る。抵抗Ｒ０は、抵抗値ｒの約半分の値を有する
ものであり、1/2分周器３１は、画像取込み装置
１から送られるストローブパルスの周波数を1/2
に分周し、約50％パルス幅の信号を出力するもの
である。

なお、AD変換回路１００の出力信号である画
像データを取込む画像データ取込み装置１が設け
られ、この画像データ取込み装置１からの信号が
表示メモリ２および表示装置３に送られている。

次に、上記例の動作について説明する。

第８図は、AD変換回路１００における動作例
を示すものであり、そのアナログ入力、デジタル
出力の対応を示す図表である。

上記例において、第８図に示すアナログ入力信
号がAD変換回路１００に送られたとする。この
場合、まず、時刻ｔ１において、1/2分周器３１
から「１」の信号が送られてきており、このため
に、抵抗Ｒ０の両端には電圧が発生している。し
たがつて、第８図に示す「基準電圧を変換した後
のスケール」によつて、信号変換回路２０が出力
される。つまり、上記例においては、時刻ｔ１の
ときに「６」が出力される。この信号変換回路２
０の出力はラツチ４０に取込まれる。

次のタイミング（時刻ｔ２）において、1/2分
周器３１から「０」の信号が送られ、このため
に、抵抗Ｒ０の両端には電圧が発生せず、この場
合、第８図における「基準電圧を変化する前のス
ケール」によつてアナログ入力信号が変換され
る。この場合、信号変換回路２０の出力は「６」
となる。

ここで、時刻ｔ２における信号変換回路２０の
出力値「６」と、ラツチ４０の出力値「６」と
が、加算回路５０によつて加算される。この結
果、加算回路５０の出力値は「12」となる。この
加算回路５０の出力がAD変換回路１００の出力
となる。また、この加算が終了した後に、画像デ
ータ取込み装置１からラツチ４０にストローブパ
ルスが加えられ、そのときの信号変換回路２０の
出力データがラツチ４０に取込まれる。

次の時刻ｔ３において、分周器３１から「１」
の信号が送られ、このために、抵抗Ｒ０の両端に
電圧が発生する。そして、そのときのアナログ入
力信号を、「基準電圧を変換した後のスケール」
によつて変換する。したがつてこのときには、信
号変換回路２０からは「５」が出力される。そし
て、この信号変換回路２０の出力値である「５」
と、ラツチ４０の出力値「６」とが、加算回路５
０で加算され、「11」が出力される。そして、ス
トローブパルスを受けてラツチ４０は、そのとき
の信号変換回路２０の出力値「５」を取込む。

このようにして、信号変換回路２０における基
準電圧をサンプリング毎に変化させて、信号変換
回路２０でデジタル値に変換し、そのサンプリン
グの度に、信号変換回路２０の出力とラツチ４０
の出力とを加算回路５０で加算し、その直後にラ
ツチ４０が信号変換回路２０の出力値を取込む。
この一連の動作を順次繰返す。

これによつて、第８図に示すように、加算回路
５０の出力値は、信号変換回路２０の出力値より
も１ビツト多いデータとなる。

また、基準電圧変動回路３０における基準電圧
変動の周期は、信号変換回路２０におけるサンプ
ル取込み周期の２倍である。

なお、信号変換回路２０としては、４ビツト出
力以外のビツト数のものを使用してもよい。ま
た、上記例においては、画像データの取込み装置
１に、AD変換回路１００を接続しているが、画
像データ取込み以外の用途に使用することができ
る。

第１図は、本発明の第１実施例を示すブロツク
図である。

なお、第６図、第７図に示した部材と同一の部
材については、同一の符号を付し、その説明を省
略する。以下も同様である。

第１図が第６図と異なる点は、減算回路６０と
差判別回路７０と選択回路８０とが付加されてい
る点である。

減算回路６０は、信号変換回路２０の出力デー
タのうち、連続する２つのデータの差を検出する
信号変化量検出手段の１つである。

差判別回路７０は、減算回路６０によつて算出
された差が、−１〜＋１の間であるか否かを判別
する回路であり、−１〜＋１の間である場合にの
み、「１」を出力するものである。

選択回路８０は、減算回路６０の出力が−１〜
＋１の場合に、加算回路５０の信号を選択し、減
算回路６０の出力が−１より小さいかまたは＋１
以上の場合に、信号変換回路２０の出力を２倍し
てから出力するものである。この２倍にしたとき
に、最下位ビツトは「０」を入力する。

差判別回路７０と選択回路８０とは、信号選択
手段の１つであり、この信号選択手段は、上記デ
ータの差が所定値以内のときに、加算回路５０の
出力を選択し、上記データの差が所定値より大き
いときに、上記出力データの２倍を選択するもの
である。

第２図は、第１図の実施例をより具体的に示す
ブロツク図である。

第３図は、差判別回路７０の一例を示す回路図
である。

差判別回路７０は、AND回路７１，７２と、
インバータ７２ａ，７２ｂ，７２ｃと、OR回路
７３とで構成されている。

AND回路７１は、減算回路６０の出力信号が
「1111」（＝−１）のときに、「１」を出力するも
のである。AND回路７２は、減算回路６０の出
力信号の上位３ビツトを反転してANDをとるの
で、それが「0001」（＝１）または、「0000」（＝
０）のときに、「１」を出力するものである。な
お、上記実施例の場合、信号変換回路２０は４ビ
ツトを出力するものであるが、４ビツト以外を出
力する場合には、そのビツト数に応じて、AND
回路７１，７２の入力数を変えればよい。

次に、上記実施例の動作について説明する。

第４図は、上記実施例におけるアナログ入力、
データ出力の対応例を示す図表である。

信号変換回路２０の出力データを順次、ラツチ
４０によつてラツチし、１つ前のデータと現在の
データと加算することは、第６図の説明と同じで
ある。

信号変換回路２０の出力データと、そのラツチ
されたデータとは、減算回路６０に送られ、この
減算回路６０において、１つ前のデータと現在の
データとの差が求められる。この差が、−１〜＋
１に入るか否かが、差判別回路７０で判断され
る。その差が−１〜＋１に入れば、差判別回路７
０の出力信号が「１」になる。これは、その差が
−１のときに、AND回路７１が「１」を出力す
るからであり、その差が０または＋１のときに、
AND回路７２が「１」を出力するからである。

そして、差検出回路７０が「１」を出力すれ
ば、加算回路５０からの信号がそのまま、AD変
換回路２００の出力信号となる。一方、差検出回
路７０が「０」を出力すれば、信号変換回路２０
からの信号が２倍されて、AD変換器２００の出
力信号となる。

ここで、差検出回路７０の出力信号が小さけれ
ば、１つ前のデータと現在のデータとを加算して
も、その平均化による弊害が無く、１ビツト多い
（５ビツトの）デジタル信号が出力される。一方、
差検出回路７０の出力信号が大きければ、現在の
データを２倍するので、１つ前のデータとの加算
による弊害が出ずに、１ビツト多い（５ビツト）
のデジタル信号が出力される。

第５図は、第４図において、減算回路と差判別
回路と選択回路とが存在する場合と、これらの回
路が存在しない場合とを比較した図である。

実線で示す特性は、上記実施例の場合（減算回
路と差判別回路と選択回路とが存在する場合）で
あり、一点鎖線で示す特性は、減算回路と差判別
回路と選択回路とが存在しない場合である。この
ように、減算回路と差判別回路と選択回路とが存
在しないと、信号変換回路２０からのデータが急
激に変化している場合、その変化量が少なくなつ
て出力される。したがつて、瞬時応答性（急激な
変化に対する応答性）が悪化する。

なお、上記実施例においては、減算回路７０の
出力が−１〜＋１の範囲でのみ、加算回路５０か
らの信号を選択するようにしているが、上記以外
の範囲で、加算回路５０からの信号を選択するよ
うにしてもよい。

第１Ａ図は、本発明の第２実施例を示すブロツ
ク図である。

この第２実施例は、第１図に示す第１実施例の
AD変換回路２００の中に、画像データ取込み装
置１Ａと表示メモリ２Ａとを有するものである。
上記画像データ取込み装置１Ａは画像データ取込
み装置１と同様のものであり、上記表示メモリ２
Ａは表示メモリ２と同様のものである。

このようにすれば、第１図に示す装置と同様の
効果を得られることは勿論、表示メモリ１Ａは４
ビツトのデータを記憶すればよいので、５ビツト
のデータを記憶する必要がある第１実施例の場合
よりも、20％のメモリ容量を節約できるという利
点がある。

第１Ｂ図は、本発明の参考例を示すブロツク図
である。

この第３参考例は、第６図に示す例のAD変換
回路１００の中に、画像データ取込み装置１Ａと
表示メモリ２Ａとを有するものである。上記画像
データ取込み装置１Ａは画像データ取込み装置１
と同様のものであり、上記表示メモリ２Ａは表示
メモリ２と同様のものである。

このようにすれば、第６図に示す装置と同様の
効果を得られることは勿論、表示メモリ１Ａは４
ビツトのデータを記憶すればよいので、５ビツト
のデータを記憶する必要がある第６図の例の場合
よりも、20％のメモリ容量を節約できるという利
点がある。

つまり、第１Ｂ図に示すAD変換回路１００Ａ
は、基準電圧に基づいてアナログ入力信号を所定
ビツト数のデジタル信号に変換する信号変換手段
２０と、この信号変換手段２０の基準電圧をその
サンプリング毎に矩形波的に変動させる基準電圧
変動手段３０と、信号変換手段２０の出力信号を
サンプリングする毎に取込み保持するラツチ手段
４０と、信号変換手段２０の出力データのうち、
連続する２つのデータを加算する加算回路５０
と、信号変換手段２０とラツチ手段４０との間に
設けられた記憶手段２Ａとを有する。また、AD
変換回路１００Ａの出力は加算回路５０の出力で
ある。

そして、AD変換回路１００Ａは、第８図で説
明したと同様に、信号変換手段２０の出力とラツ
チ手段４０の出力とを加算回路５０で加算するこ
とによつて、信号変換手段２０の出力ビツト数
（従来のAD変換回路の出力ビツト数）よりも１
ビツト多いデジタル信号を出力する。したがつ
て、第１図、第１Ａ図に示す実施例における効果
（安価なAD変換回路を得ることができるという
効果）と同じ効果を、第１Ｂ図の実施例が発生す
る。

ただし、第１図、第１Ａ図に示す実施例におい
ては、減算回路６０（信号変化量検出手段）と、
差判別回路７０、選択回路８０（信号選択手段）
とを設けることによつて、入力アナログ量の変化
が激しいときに、AD変換したデジタル量の特性
がなまらないようにしている（AD変換の忠実度
を高くしている）。しかし、第１Ｂ図に示す実施
例では、減算回路等を設けていないので、入力ア
ナログ量の変化が激しいときについての対応は考
慮していない。

なお、第１Ｂ図に示す実施例においては、上記
のように信号変換手段２０の出力ビツト数よりも
１ビツト多いデジタル信号を加算回路５０が出力
するが、ラツチ４０の前では信号変換手段２０の
出力ビツト数と同じビツト数の信号（加算回路５
０が出力するビツト数よりも１ビツト少ないビツ
ト数の信号）であり、ラツチ４０の直前に設けら
れた表示メモリ２Ａは加算回路５０が出力するビ
ツト数よりも１ビツト少ないビツト数の信号を記
憶する。

したがつて、信号変換手段２０の出力ビツト数
よりも１ビツト多いデジタル信号をAD変換回路
１００Ａが出力するにもかかわらず、表示メモリ
２Ａは、AD変換回路１００Ａの出力ビツト数よ
りも１ビツト少ないメモリ容量で充分であり、表
示メモリとして少ない容量のものを使用できると
いう利点がある。

［発明の効果］本発明によれば、安価なAD変換回路を得るこ
とができるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示すブロツク
図である。第１Ａ図は、本発明の第２実施例を示
すブロツク図である。第１Ｂ図は、本発明の第３
参考例を示すブロツク図である。第２図は、第１
実施例の要部をより具体的に示すブロツク図であ
る。第３図は、第１実施例に使用された検出回路
の一例を示す論理回路である。第４図は、第１実
施例におけるアナログ入力、データ出力の対応例
を示す図表である。第５図は、第４図において、
減算回路と検出回路とが存在する場合と、これら
の回路が存在しない場合とを比較した図表であ
る。第６図は、第１実施例の説明をする回路図で
ある。第７図は、第６図の要部をより具体的に示
すブロツク図である。第８図は、第６図、第７図
に示すAD変換回路におけるアナログ入力、デー
タ出力の対応を示す図表である。第９図は、従来
におけるAD変換回路の一例を示す回路図であ
る。第１０図は、上記従来例におけるAD変換回
路の入力および出力の関係を示す図表である。１Ａ…記憶手段としての表示メモリ、２０…信
号変換回路、３０…基準電圧変動回路、４０…ラ
ツチ、５０…加算回路、６０…減算回路、７０…
信号変化量検出回路、８０…選択回路、１００
Ａ，２００，２００Ａ…AD変換回路。

Claims

【特許請求の範囲】１基準電圧に基づいて、アナログ入力信号を、
所定ビツト数のデジタル信号に変換する信号変換
手段と；この信号変換手段の前記基準電圧を、そのサン
プリング毎に矩形波的に変動させる基準電圧変動
手段と；前記信号変換手段の出力信号をサンプリングす
る毎に取込み保持するラツチ手段と；連続する２つのサンプリング値について、前記
基準電圧を異にして前記信号変換手段がデジタル
信号に変換した２つのデータを加算する加算回路
と；前記信号変換手段の出力データのうち、連続す
る２つのデータの差の大きさを検出する信号変化
量検出手段と；前記データの差が所定値以内のときに、前記加
算回路の出力を選択し、前記データの差が所定値
より大きいときに、前記出力データの２倍を選択
する信号選択手段と；を有し、前記所定ビツト数よりも１ビツト多いデ
ジタル信号を出力することを特徴とするAD変換
回路。２特許請求の範囲第１項において、前記基準電圧変動手段による変動量は、前記信
号変換手段における最小検出電圧の約半分である
ことを特徴とするAD変換回路。３特許請求の範囲第１項において、前記基準電圧変動手段における基準電圧変動の
周期は、前記信号変換手段におけるサンプル取込
み周期の２倍であることを特徴とするAD変換回
路。４基準電圧に基づいて、アナログ入力信号を、
所定ビツト数のデジタル信号に変換する信号変換
手段と；この信号変換手段の前記基準電圧を、そのサン
プリング毎に矩形波的に変動させる基準電圧変動
手段と；前記信号変換手段の出力信号をサンプリングす
る毎に取込み保持するラツチ手段と；連続する２つのサンプリング値について、前記
基準電圧を異にして前記信号変換手段がデジタル
信号に変換した２つのデータを加算する加算回路
と；前記信号変換手段の出力データのうち、連続す
る２つのデータの差の大きさを検出する信号変化
量検出手段と；前記データの差が所定値以内のときに、前記加
算回路の出力を選択し、前記データの差が所定値
より大きいときに、前記出力データの２倍を選択
する信号選択手段と；前記信号変換手段と前記ラツチ手段との間に設
けられた記憶手段と；を有し、前記所定ビツト数よりも１ビツト多いデ
ジタル信号を出力することを特徴とするAD変換
回路。