JPH0243736A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速動作を必要とする半導体装置に関するもの
である。

従来の技術 近年、機器の高機能化にともなって、高速で動作する半
導体装置が求められるようになってきた。

以下に従来の半導体装置について説明する。

第３図は従来の半導体装置の構成の模式図である。第３
図において、ｌは等間隔にアレイ状に配置された複数の
負荷回路１ａ〜１ｎからなる負荷回路群、２は上記負荷
回路群１を駆動する複数の出力回路２８〜２ｎからなる
出力回路群、３は上記負荷回路群１の各負荷回路１ａ〜
１ｎと出力回路群２の各出力回路２ａ〜２ｎを接続する
複数の配線３ａ〜３ｎからなる配線群であり、これらは
すべて同一半導体基板上に形成されている。１つの出力
回路はそれぞれ１つの負荷回路を駆動する。配線３ａ〜
３ｎは、負荷回路群ｌの並びとほぼ平行な配線領域内に
、すべて同一幅の平行な導体により形成されている。

発明が解決しようとする課題 しかしながら、半導体記憶装置のメモリセルブロック駆
動回路のような駆動回路から離れたところにアレイ状に
配置される大きな負荷回路を駆動する場合に、負荷が駆
動されるまでの遅延時間の大きさは、負荷回路と駆動回
路を接続する配線の配線抵抗の大きさによって支配され
、半導体装置全体の動作速度は最も遅いブロックの動作
速度によって律速されるので、配線抵抗の大きさが負荷
回路のアレイ内での位置によって異なる上記従来の構成
では、負荷回路の位置によって配線による遅延時間の大
きさが異なり、動作が遅いブロックのために半導体装置
全体の動作速度を速くすることができないという問題点
を有していた。

本発明は上記従来の問題点を解決するもので、配線抵抗
の大きい配線の配線抵抗を低減することよにり、負荷回
路の位置による配線抵抗の大きさの差が小さな半導体装
置を提供するものである。

課題を解決するための手段 この目的を達成するために本発明の半導体装置は、アレ
イ状に配置された負荷回路群と、上記負荷回路群を駆動
する出力回路群とを接続する、上記負荷回路群の並びと
ほぼ平行な配置領域に形成された配線群の配線幅を上記
配線領域内の配線本数の減少に従って、配線長の長い配
線から順次法げる構成を有する。

作用 この構成によって、従来の構成の配線全体の平均抵抗よ
り抵抗値が大きな配線の配線抵抗の大きさを、従来の平
均抵抗以下に低減することができ、負荷回路の位置によ
る遅延時間の差を小さ（することができる。

実施例 以下本発明の一実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例における半導体装置の一実施
例の模式図であり、１は等間隔にアレイ状に配置された
複数の負荷回路１ａ〜１ｎからなる負荷回路群、２は上
記負荷回路群１の各負荷回路１ａ〜１ｎを駆動する複数
の出力回路２８〜２ｎからなる出力回路群で、これらは
従来例の構成と同一の構成である。３は上記負荷回路群
１の各負荷回路１ａ〜１ｎと上記出力回路￥４２の各出
力回路２ａ〜２ｎとを接続する複数の配線３ａ〜３ｎか
らなる配線群であり、負荷回路群１の並びと平行に形成
された配線領域内に形成されている。この配線群３は、
従来の構成と異なり、配線本数の減少に従って、その領
域を利用し、残っている配線のうち配線長が長い配線か
ら順次その配線幅を広げている。これにより従来の構成
における配線全体の配線抵抗の平均値（以下平均抵抗と
略す）より大きな配線抵抗を持つ配線の配線抵抗を低減
することができ、個々の配線の中で配線抵抗が最も大き
い配線の配線抵抗の大きさく以下最大値と略す〉は従来
の平均抵抗以下になる。負荷回路の数をｎ、ピッチをｅ
、同一配線幅のときの配線のピッチをｐ、セパレーショ
ンをＳ、配線のシート抵抗をｒとすると、ｐ＜ｅのとき
、配線の平均抵抗Ｒ１個々の配線の配線抵抗の最大値Ｒ
Ｉｌｌａｘはとなり、従来の構成による平均抵抗Ｒ、最
大値Ｒｗａｘ　　は、 ・・・・・・（３） となる。第１図の場合はｐ＝２ｓであるので、それぞれ
、 となる。

以上のように本実施例によれば、負荷回路群１と、これ
を駆動する出力回路群２とを接続する各配線の配線幅を
、配線本数の減少に従って、配線長の長い配線から、順
次、広げていくことによって、配線全体の平均抵抗の大
きさは従来の約７２％４個々の配線の配線抵抗の最大値
の大きさは従来の約５６％に低減することができ、負荷
回路のアレイ内での位置による配線抵抗の大きさの差が
小さな半導体装置を実現できる。

次に本発明の第２の実施例について説明する。

第２図は本発明の第２の実施例における半導体装置の模
式図である。■は等間隔にアレイ状に配置された負荷回
路群、２は上記負荷回路群１を駆動する出力回路群であ
り、これらは第１の実施例と同一の構成である。３は負
荷回路群１と出力回路群２を接続する配線群であり、第
１の実施例と異なるのは、第１の実施例では、配線本数
の減少に従って、減少した配線１本分の領域すべてを利
用して、その時点で配線抵抗の大きな配線１本の配線幅
を順次広げているのに対し、第２の実施例では、１本の
配線の減少分を利用して、その時点で配線抵抗が大きい
配線２本の配線幅を広げている点であり、その他は第１
の実施例と同一の構成である。この構成により、第２図
の場合、配線の平均抵抗Ｒ２個々の配線抵抗の最大値Ｒ
＋＊＊ｘ２はとなる。

以上のように本実施例によれば、負荷回路群１と、これ
を駆動する出力回路群２とを接続する配線に関し、配線
本数の減少に従って、その減少した配線１本分の領域を
利用して、その時点で配線抵抗が大きい２本の配線幅を
広げることにより、配線全体の平均抵抗の大きさは従来
の約７０％、個々の配線の配線抵抗の最大値は従来の１
／２、従来の平均抵抗の約８６％にすることができ、負
荷のアレイ内での位置による抵抗の差がより小さな半導
体回路が実現できる。

なお、第２の実施例では、１本の配線の減少分を利用し
て２本の配線幅を広げたが、２本以上の配線の配線を広
げても良い。

発明の効果 以上のように本発明によれば、アレイ状配置された負荷
回路群と、上記負荷回路群を駆動する出力回路群を接続
する配線の幅を、配線本数の減少に従って、その減少分
を利用して配線長の長い配線から順次広げていくことに
より、配線幅をすべて同一幅で構成した場合より、負荷
回路の位置による配線抵抗の大きさの差が小さな優れた
半導体装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体装置の模
式図、第２図は本発明の第２の実施例における半導体装
置の模式図、第３図は従来の半導体装置の模式図である
。 ｌ・・・・・・負荷回路群、２・・・・・・出力回路群
、３・・・・・−配線群。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図 ｅ　新　回　篤　詳 ご 第 図 何 回 島 耕

Claims (1)

【特許請求の範囲】
1. 同一半導体集積回路基板上にアレイ状に配置された複数
   の負荷回路からなる負荷回路群と、上記負荷回路群の各
   負荷回路をそれぞれ駆動する複数の出力回路からなる出
   力回路群と、上記アレイ状に配置された負荷回路群の並
   びとほぼ平行な配線領域内に形成され、上記各負荷回路
   と上記各出力回路とをそれぞれ接続する複数の配線から
   なる配線群とを備え、上記配線群の各配線の配線幅を、
   上記配線領域内の配線本数の減少に従って配線長の長い
   配線から順次広げたことを特徴とする半導体装置。