JPH11261041A - 半導体集積回路装置およびその自動配線設計方法 - Google Patents
半導体集積回路装置およびその自動配線設計方法Info
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- JPH11261041A JPH11261041A JP10056697A JP5669798A JPH11261041A JP H11261041 A JPH11261041 A JP H11261041A JP 10056697 A JP10056697 A JP 10056697A JP 5669798 A JP5669798 A JP 5669798A JP H11261041 A JPH11261041 A JP H11261041A
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- Japan
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- signal
- cell
- automatic
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Abstract
(57)【要約】
【課題】自動配線設計を用いて配置されたセル列相互間
の配線領域における隣接配線間容量が見掛け上の変動の
効果を低減し得るＬＳＩを提供する。 【解決手段】それぞれ機能回路を収容した標準セル１が
１列に配置された複数のセル列１１、１２と、複数のセ
ル列の相互間に配置され、標準セルの相互間あるいは外
部との電気的接続を行う複数の配線層が配置された配線
領域１０を具備し、配線領域は、極性が反転関係にある
信号配線同士あるいは活性化率の高い信号配線同士が隣
接しないように配置されている。
の配線領域における隣接配線間容量が見掛け上の変動の
効果を低減し得るＬＳＩを提供する。 【解決手段】それぞれ機能回路を収容した標準セル１が
１列に配置された複数のセル列１１、１２と、複数のセ
ル列の相互間に配置され、標準セルの相互間あるいは外
部との電気的接続を行う複数の配線層が配置された配線
領域１０を具備し、配線領域は、極性が反転関係にある
信号配線同士あるいは活性化率の高い信号配線同士が隣
接しないように配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその自動配線設計方法に係り、特に論理ＬＳＩ
（大規模集積回路）、セルベース設計ＬＳＩのように自
動設計により配線が配置される半導体集積回路装置およ
びその自動配線設計方法に関するもので、例えばマイク
ロコンピュータ、マイクロコントローラ、論理ＬＳＩな
どに使用される。
置およびその自動配線設計方法に係り、特に論理ＬＳＩ
（大規模集積回路）、セルベース設計ＬＳＩのように自
動設計により配線が配置される半導体集積回路装置およ
びその自動配線設計方法に関するもので、例えばマイク
ロコンピュータ、マイクロコントローラ、論理ＬＳＩな
どに使用される。
【０００２】
【従来の技術】近年、低消費電力が利点の１つであるＣ
ＭＯＳ（相補性絶縁ゲート型）ＬＳＩにおいて、大規模
化、高速化に伴い、ＬＳＩの動作に伴う充放電電流に起
因するノイズが製品化の大きな障壁となりつつある。
ＭＯＳ（相補性絶縁ゲート型）ＬＳＩにおいて、大規模
化、高速化に伴い、ＬＳＩの動作に伴う充放電電流に起
因するノイズが製品化の大きな障壁となりつつある。
【０００３】このノイズは、個々のゲートのスイッチン
グ動作時に流れる電流の総和（瞬時電流のピーク値）と
その時間的な変化量が問題となる。ノイズ低減対策とし
て、例えば全体の電流を低減するために使用トランジス
タ（ＭＯＳＦＥＴなど）の素子寸法を小さくすることは
一般的に有効ではあるが、それだけではノイズ低減が不
十分である。
グ動作時に流れる電流の総和（瞬時電流のピーク値）と
その時間的な変化量が問題となる。ノイズ低減対策とし
て、例えば全体の電流を低減するために使用トランジス
タ（ＭＯＳＦＥＴなど）の素子寸法を小さくすることは
一般的に有効ではあるが、それだけではノイズ低減が不
十分である。
【０００４】一方、近年、ＬＳＩの微細化技術が進み、
配線間ピッチが狭くなったことにより、対接地ノードの
容量に対する配線間容量の比率が大きくなっている。通
常のＬＳＩ、特に論理ＬＳＩ、ゲートアレイ方式あるい
はスタンダードセル方式のセルベース設計ＬＳＩのよう
に予め形成されたセルに対する配線の仕方により所望の
回路が構成されるポリセル方式のＬＳＩでは、自動設計
手法が一般的になってきている。
配線間ピッチが狭くなったことにより、対接地ノードの
容量に対する配線間容量の比率が大きくなっている。通
常のＬＳＩ、特に論理ＬＳＩ、ゲートアレイ方式あるい
はスタンダードセル方式のセルベース設計ＬＳＩのよう
に予め形成されたセルに対する配線の仕方により所望の
回路が構成されるポリセル方式のＬＳＩでは、自動設計
手法が一般的になってきている。
【０００５】自動設計手法の１つとして、ＣＡＤ（コン
ピュータ支援設計）による自動配線設計を行うソフトが
採用されている。この自動配線設計ソフトは、論理回路
を形成するゲートを、個々のセルと呼ばれる構成単位を
接続したネットリストを用いて配置配線するのが一般的
である。
ピュータ支援設計）による自動配線設計を行うソフトが
採用されている。この自動配線設計ソフトは、論理回路
を形成するゲートを、個々のセルと呼ばれる構成単位を
接続したネットリストを用いて配置配線するのが一般的
である。
【０００６】図４および図５は、それぞれ従来のＬＳＩ
の自動配線方法を説明するために、ＬＳＩのチップ上の
パターンレイアウトの２例を概略的に示している。図４
および図５においては、それぞれ基本回路素子あるいは
基本論理関数を実現する単位回路素子（以下、セルと称
する）１が例えば行方向（ロウ方向）に一直線状（１
列）に配置された複数のセル列のうちの２つのセル列Ａ
（１１）、セル列Ｂ（１２）を代表的に示しており、こ
れらのセル列相互間には配線領域４０あるいは５０が設
けられている。
の自動配線方法を説明するために、ＬＳＩのチップ上の
パターンレイアウトの２例を概略的に示している。図４
および図５においては、それぞれ基本回路素子あるいは
基本論理関数を実現する単位回路素子（以下、セルと称
する）１が例えば行方向（ロウ方向）に一直線状（１
列）に配置された複数のセル列のうちの２つのセル列Ａ
（１１）、セル列Ｂ（１２）を代表的に示しており、こ
れらのセル列相互間には配線領域４０あるいは５０が設
けられている。
【０００７】図４中の配線領域４０においては、クロッ
ク（ＣＬＫ）信号用の配線、ＣＬＫ信号の反転関係にあ
る反転クロック信号（ＣＬＫＢ）用の配線、テスト（Ｔ
ＥＳＴ）信号用の配線などが配置されている例を示して
いる。
ク（ＣＬＫ）信号用の配線、ＣＬＫ信号の反転関係にあ
る反転クロック信号（ＣＬＫＢ）用の配線、テスト（Ｔ
ＥＳＴ）信号用の配線などが配置されている例を示して
いる。
【０００８】一方、図５中の配線領域５０においては、
複数本のバス（ＢＵＳ＜０＞、ＢＵＳ＜１＞、ＢＵＳ＜
２＞、ＢＵＳ＜３＞）および複数本の制御信号線（ＣＴ
ＲＬ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜２＞、ＣＴＲ
Ｌ＜３＞）が配置されている例を示している。
複数本のバス（ＢＵＳ＜０＞、ＢＵＳ＜１＞、ＢＵＳ＜
２＞、ＢＵＳ＜３＞）および複数本の制御信号線（ＣＴ
ＲＬ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜２＞、ＣＴＲ
Ｌ＜３＞）が配置されている例を示している。
【０００９】従来のＣＡＤによる自動配線手法は、自動
配線設計ソフトにおけるネットリストには、配線を伝搬
する信号に対して隣接配線に制約を与える情報を持たせ
ずに、配線の配置を行っていた。
配線設計ソフトにおけるネットリストには、配線を伝搬
する信号に対して隣接配線に制約を与える情報を持たせ
ずに、配線の配置を行っていた。
【００１０】しかし、図４に示した従来のＬＳＩのよう
に、例えばＣＬＫ信号用の配線の隣りにＣＬＫＢ信号用
の配線が配置されていた場合、隣接配線間容量が見掛け
上、２倍になり、動作速度を悪化させてしまう。
に、例えばＣＬＫ信号用の配線の隣りにＣＬＫＢ信号用
の配線が配置されていた場合、隣接配線間容量が見掛け
上、２倍になり、動作速度を悪化させてしまう。
【００１１】また、図５に示した従来のＬＳＩのよう
に、例えばバス（ＢＵＳ＜０＞、ＢＵＳ＜１＞、ＢＵＳ
＜２＞、ＢＵＳ＜３＞のように、同じタイミングで駆動
される同極性の信号の配線同士が隣接して配置されてい
た場合、隣接配線間容量が見掛け上、０になり、信号の
タイミングが早くなるので、ホールド違反を引き起こし
てしまう。
に、例えばバス（ＢＵＳ＜０＞、ＢＵＳ＜１＞、ＢＵＳ
＜２＞、ＢＵＳ＜３＞のように、同じタイミングで駆動
される同極性の信号の配線同士が隣接して配置されてい
た場合、隣接配線間容量が見掛け上、０になり、信号の
タイミングが早くなるので、ホールド違反を引き起こし
てしまう。
【００１２】
【発明が解決しようとする課題】上記したように従来の
ＬＳＩにおいては、セル列相互間の配線領域における隣
接配線間容量が上り動作速度を悪化させてしまったり、
隣接配線間容量が見掛け上で０になって信号のタイミン
グが早くなったりするという問題があった。
ＬＳＩにおいては、セル列相互間の配線領域における隣
接配線間容量が上り動作速度を悪化させてしまったり、
隣接配線間容量が見掛け上で０になって信号のタイミン
グが早くなったりするという問題があった。
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、自動配線設計を用いて配置されたセル列相互
間の配線領域における隣接配線間容量が見掛け上の変動
の効果を低減し得る半導体集積回路装置およびその自動
配線設計方法を提供することを目的とする。
たもので、自動配線設計を用いて配置されたセル列相互
間の配線領域における隣接配線間容量が見掛け上の変動
の効果を低減し得る半導体集積回路装置およびその自動
配線設計方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】第１の発明の半導体集積
回路装置は、それぞれ機能回路を収容した標準セルが１
列に配置された複数のセル列と、前記複数のセル列の相
互間に配置され、前記標準セルの相互間あるいは外部と
の電気的接続を行う複数の配線層が配置された配線領域
を具備し、前記配線領域は、極性が反転関係にある信号
配線同士あるいは活性化率の高い信号配線同士が隣接し
ないように配置されている、言い換えれば、活性化率の
高い信号配線の隣には活性化率の低い信号配線が配線さ
れていることを特徴とする。
回路装置は、それぞれ機能回路を収容した標準セルが１
列に配置された複数のセル列と、前記複数のセル列の相
互間に配置され、前記標準セルの相互間あるいは外部と
の電気的接続を行う複数の配線層が配置された配線領域
を具備し、前記配線領域は、極性が反転関係にある信号
配線同士あるいは活性化率の高い信号配線同士が隣接し
ないように配置されている、言い換えれば、活性化率の
高い信号配線の隣には活性化率の低い信号配線が配線さ
れていることを特徴とする。
【００１５】第２の発明の半導体集積回路装置の自動配
線設計方法は、それぞれ機能回路を収容した標準セルが
１列に配置された複数のセル列と、前記複数のセル列の
相互間に配置され、前記標準セルの相互間あるいは外部
との電気的接続を行う複数の配線層が配置された配線領
域を具備する半導体集積回路装置の自動配線設計に際し
て、接続情報に加えて各種信号の活性化率や極性の情報
を持たせておき、前記標準セルの配置後に前記配線層を
自動配線する時に、前記情報を参照し、活性化率や極性
を考慮し、極性が反転関係にある信号配線同士あるいは
活性化率の高い信号配線同士が隣接しないように配線す
る、言い換えれば、活性化率の高い信号配線の隣には活
性化率の低い信号配線を配線することを特徴とする。
線設計方法は、それぞれ機能回路を収容した標準セルが
１列に配置された複数のセル列と、前記複数のセル列の
相互間に配置され、前記標準セルの相互間あるいは外部
との電気的接続を行う複数の配線層が配置された配線領
域を具備する半導体集積回路装置の自動配線設計に際し
て、接続情報に加えて各種信号の活性化率や極性の情報
を持たせておき、前記標準セルの配置後に前記配線層を
自動配線する時に、前記情報を参照し、活性化率や極性
を考慮し、極性が反転関係にある信号配線同士あるいは
活性化率の高い信号配線同士が隣接しないように配線す
る、言い換えれば、活性化率の高い信号配線の隣には活
性化率の低い信号配線を配線することを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１は、第１実施例に係るゲートアレイ
方式あるいはスタンダードセル方式のセルベース設計Ｌ
ＳＩのチップ上のパターンレイアウトの一例を概略的に
示している。
施の形態を詳細に説明する。 ＜第１実施例＞図１は、第１実施例に係るゲートアレイ
方式あるいはスタンダードセル方式のセルベース設計Ｌ
ＳＩのチップ上のパターンレイアウトの一例を概略的に
示している。
【００１７】図１に示すＬＳＩにおいては、それぞれ基
本回路素子あるいは基本論理関数を実現する単位回路素
子（以下、機能回路を収容した標準セルと称する）１が
例えば行方向（ロウ方向）に一直線状（１列）に配置さ
れた複数のセル列のうちの２つのセル列Ａ（１１）、セ
ル列Ｂ（１２）を代表的に示しており、これらのセル列
相互間には配線領域１０が設けられている。
本回路素子あるいは基本論理関数を実現する単位回路素
子（以下、機能回路を収容した標準セルと称する）１が
例えば行方向（ロウ方向）に一直線状（１列）に配置さ
れた複数のセル列のうちの２つのセル列Ａ（１１）、セ
ル列Ｂ（１２）を代表的に示しており、これらのセル列
相互間には配線領域１０が設けられている。
【００１８】上記配線領域１０においては、標準セルの
相互間あるいは外部との電気的接続を行う複数の配線層
が配置されており、本例では、クロック（ＣＬＫ）信号
用の配線、ＣＬＫ信号の反転関係にある反転クロック信
号（ＣＬＫＢ）用の配線、テスト（ＴＥＳＴ）信号用の
配線などが配置されている例を示している。
相互間あるいは外部との電気的接続を行う複数の配線層
が配置されており、本例では、クロック（ＣＬＫ）信号
用の配線、ＣＬＫ信号の反転関係にある反転クロック信
号（ＣＬＫＢ）用の配線、テスト（ＴＥＳＴ）信号用の
配線などが配置されている例を示している。
【００１９】図２は、図１中の配線領域１０の断面構造
の一部を模式的に示す図である。上記ＬＳＩの自動配線
設計に際しては、まず、セル配置、自動配線を行う時に
使用するネットに対して、そのネットのタイミング検証
の結果から抽出した、あるいは、ユーザが指定した活性
化率、極性、同時スイッチング信号などの情報を含んで
いるファイル（表１参照）を作成しておく。
の一部を模式的に示す図である。上記ＬＳＩの自動配線
設計に際しては、まず、セル配置、自動配線を行う時に
使用するネットに対して、そのネットのタイミング検証
の結果から抽出した、あるいは、ユーザが指定した活性
化率、極性、同時スイッチング信号などの情報を含んで
いるファイル（表１参照）を作成しておく。
【００２０】
【表１】
【００２１】次に、自動配置プログラムでセルを配置し
た後、図１中に示す配線領域１０の自動配線を行う。こ
の時、自動配線プログラムが表１の情報を参照し、例え
ばＣＬＫ信号用の配線のような活性化率の高い信号配線
が配置されていた場合にはその隣接配線としてＣＬＫ信
号の反転関係にあるＣＬＫＢ用の配線を配置しないとい
う制約にしたがって自動配線プログラムはＣＬＫ信号用
配線の隣りにはＣＬＫＢ用配線を配置しない。
た後、図１中に示す配線領域１０の自動配線を行う。こ
の時、自動配線プログラムが表１の情報を参照し、例え
ばＣＬＫ信号用の配線のような活性化率の高い信号配線
が配置されていた場合にはその隣接配線としてＣＬＫ信
号の反転関係にあるＣＬＫＢ用の配線を配置しないとい
う制約にしたがって自動配線プログラムはＣＬＫ信号用
配線の隣りにはＣＬＫＢ用配線を配置しない。
【００２２】また、自動配線プログラムが表１の情報を
参照した時、活性化率の低い信号配線としてＴＥＳＴ信
号用の配線が存在することが分り、活性化率の高い信号
配線の隣りには、活性化率の高い信号配線は配置しない
という制約にしたがって、活性化率の低いＴＥＳＴ信号
用の配線を自動配線プログラムにより配置する。 即
ち、上記ＬＳＩの自動配線設計方法は、それぞれ機能回
路を収容した標準セルが１列に配置された複数のセル列
と、この複数のセル列の相互間に配置され、標準セルの
相互間あるいは外部との電気的接続を行う複数の配線層
が配置された配線領域を具備するＬＳＩの自動配線設計
に際して、接続情報に加えて各種信号の活性化率や極性
の情報を持たせておき、標準セルの配置後に配線層を自
動配線する時に、情報を参照し、活性化率や極性を考慮
し、極性が反転関係にある信号配線同士あるいは活性化
率の高い信号配線同士が隣接しないように、および／ま
たは、活性化率の高い信号配線の隣には活性化率の低い
信号配線を配線することを特徴とするものである。これ
により、見掛け上の配線間容量の変動の効果を低減させ
ることができる。
参照した時、活性化率の低い信号配線としてＴＥＳＴ信
号用の配線が存在することが分り、活性化率の高い信号
配線の隣りには、活性化率の高い信号配線は配置しない
という制約にしたがって、活性化率の低いＴＥＳＴ信号
用の配線を自動配線プログラムにより配置する。 即
ち、上記ＬＳＩの自動配線設計方法は、それぞれ機能回
路を収容した標準セルが１列に配置された複数のセル列
と、この複数のセル列の相互間に配置され、標準セルの
相互間あるいは外部との電気的接続を行う複数の配線層
が配置された配線領域を具備するＬＳＩの自動配線設計
に際して、接続情報に加えて各種信号の活性化率や極性
の情報を持たせておき、標準セルの配置後に配線層を自
動配線する時に、情報を参照し、活性化率や極性を考慮
し、極性が反転関係にある信号配線同士あるいは活性化
率の高い信号配線同士が隣接しないように、および／ま
たは、活性化率の高い信号配線の隣には活性化率の低い
信号配線を配線することを特徴とするものである。これ
により、見掛け上の配線間容量の変動の効果を低減させ
ることができる。
【００２３】＜第２実施例＞図３は、第２実施例に係る
ゲートアレイ方式あるいはスタンダードセル方式のセル
ベース設計ＬＳＩのチップ上のパターンレイアウトの一
例を概略的に示している。
ゲートアレイ方式あるいはスタンダードセル方式のセル
ベース設計ＬＳＩのチップ上のパターンレイアウトの一
例を概略的に示している。
【００２４】図３に示すＬＳＩにおいては、図１と同様
に２つのセル列Ａ（１１）、セル列Ｂ（１２）を代表的
に示しており、これらのセル列相互間には配線領域３０
が設けられている。
に２つのセル列Ａ（１１）、セル列Ｂ（１２）を代表的
に示しており、これらのセル列相互間には配線領域３０
が設けられている。
【００２５】上記配線領域３０においては、標準セルの
相互間あるいは外部との電気的接続を行う複数の配線層
が配置されており、本例では、複数本のバス（ＢＵＳ＜
０＞、ＢＵＳ＜１＞、ＢＵＳ＜２＞、ＢＵＳ＜３＞）お
よび複数本の制御信号線（ＣＴＲＬ＜０＞、ＣＴＲＬ＜
１＞、ＣＴＲＬ＜２＞、ＣＴＲＬ＜３＞）が配置されて
いる例を示している。
相互間あるいは外部との電気的接続を行う複数の配線層
が配置されており、本例では、複数本のバス（ＢＵＳ＜
０＞、ＢＵＳ＜１＞、ＢＵＳ＜２＞、ＢＵＳ＜３＞）お
よび複数本の制御信号線（ＣＴＲＬ＜０＞、ＣＴＲＬ＜
１＞、ＣＴＲＬ＜２＞、ＣＴＲＬ＜３＞）が配置されて
いる例を示している。
【００２６】上記ＬＳＩの自動配線設計に際しては、前
述した第１実施例と同様に、最初にタイミング検証の結
果から表１に示したようなファイルを作成しておく。次
に、自動配置プログラムでセルを配置した後、配線領域
３０の自動配線を行う。この時、自動配線プログラムが
表１の情報を参照し、例えばＢＵＳ＜０＞信号用の配線
が配置されていた場合には、ＢＵＳ＜１＞信号、ＢＵＳ
＜２＞信号、ＢＵＳ＜３＞信号が同時スイッチング信号
であることが分り、同時スイッチング信号用の配線は同
じタイミングで状態の遷移が行われ、隣接配線間容量が
見掛け上、２倍になったり、０になったりするので、同
時スイッチング信号用の配線は隣接して配置しないとい
う制約にしたがい、自動配線プログラムはＢＵＳ＜０＞
信号用の配線の隣りにはＢＵＳ＜１＞信号、ＢＵＳ＜２
＞信号、ＢＵＳ＜３＞信号用の配線を配置しない。
述した第１実施例と同様に、最初にタイミング検証の結
果から表１に示したようなファイルを作成しておく。次
に、自動配置プログラムでセルを配置した後、配線領域
３０の自動配線を行う。この時、自動配線プログラムが
表１の情報を参照し、例えばＢＵＳ＜０＞信号用の配線
が配置されていた場合には、ＢＵＳ＜１＞信号、ＢＵＳ
＜２＞信号、ＢＵＳ＜３＞信号が同時スイッチング信号
であることが分り、同時スイッチング信号用の配線は同
じタイミングで状態の遷移が行われ、隣接配線間容量が
見掛け上、２倍になったり、０になったりするので、同
時スイッチング信号用の配線は隣接して配置しないとい
う制約にしたがい、自動配線プログラムはＢＵＳ＜０＞
信号用の配線の隣りにはＢＵＳ＜１＞信号、ＢＵＳ＜２
＞信号、ＢＵＳ＜３＞信号用の配線を配置しない。
【００２７】また、自動配線プログラムが表１の情報を
参照した時、ＢＵＳ＜０＞信号に対して制御信号ＣＴＲ
Ｌ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜２＞、ＣＴＲＬ
＜３＞は同時スイッチング信号でないことが分かり、同
時スイッチング信号用の配線は隣接して配置しないとい
う制約にしたがい、ＢＵＳ＜０＞信号配線の隣りには、
制御信号ＣＴＲＬ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜
２＞、ＣＴＲＬ＜３＞の中から抽出した信号配線を自動
配線プログラムにより配置する。
参照した時、ＢＵＳ＜０＞信号に対して制御信号ＣＴＲ
Ｌ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜２＞、ＣＴＲＬ
＜３＞は同時スイッチング信号でないことが分かり、同
時スイッチング信号用の配線は隣接して配置しないとい
う制約にしたがい、ＢＵＳ＜０＞信号配線の隣りには、
制御信号ＣＴＲＬ＜０＞、ＣＴＲＬ＜１＞、ＣＴＲＬ＜
２＞、ＣＴＲＬ＜３＞の中から抽出した信号配線を自動
配線プログラムにより配置する。
【００２８】
【発明の効果】上述したように本発明によれば、自動配
線設計を用いて配置されたセル列相互間の配線領域にお
ける隣接配線間容量が見掛け上の変動の効果を低減し得
る半導体集積回路装置およびその自動配線設計方法を提
供することができる。
線設計を用いて配置されたセル列相互間の配線領域にお
ける隣接配線間容量が見掛け上の変動の効果を低減し得
る半導体集積回路装置およびその自動配線設計方法を提
供することができる。
【図１】本発明の第１実施例に係るセルベース設計ＬＳ
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。
【図２】図１中の配線領域の断面構造の一部を模式的に
示す図。
示す図。
【図３】本発明の第２実施例に係るセルベース設計ＬＳ
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。
Ｉのチップ上のパターンレイアウトの一例を概略的に示
す図。
【図４】従来のセルベース設計ＬＳＩのチップ上のパタ
ーンレイアウトの一例を概略的に示す図。
ーンレイアウトの一例を概略的に示す図。
【図５】従来のセルベース設計ＬＳＩのチップ上のパタ
ーンレイアウトの他の例を概略的に示す図。
ーンレイアウトの他の例を概略的に示す図。
１…セル、 １０…配線領域、 １１…セル列Ａ、 １２…セル列Ｂ。
Claims (2)
- 【請求項１】 それぞれ機能回路を収容した標準セルが
１列に配置された複数のセル列と、 前記複数のセル列の相互間に配置され、前記標準セルの
相互間あるいは外部との電気的接続を行う複数の配線層
が配置された配線領域とを具備し、 前記配線領域は、極性が反転関係にある信号配線同士あ
るいは活性化率の高い信号配線同士が隣接しないように
配置されていることを特徴とする半導体集積回路装置。 - 【請求項２】 それぞれ機能回路を収容した標準セルが
１列に配置された複数のセル列と、前記複数のセル列の
相互間に配置され、前記標準セルの相互間あるいは外部
との電気的接続を行う複数の配線層が配置された配線領
域とを具備する半導体集積回路装置の自動配線設計に際
して、 接続情報に加えて各種信号の活性化率や極性の情報を持
たせておき、前記標準セルの配置後に前記配線層を自動
配線する時に、前記情報を参照し、活性化率や極性を考
慮し、極性が反転関係にある信号配線同士あるいは活性
化率の高い信号配線同士が隣接しないように配線するこ
とを特徴とする半導体集積回路装置の自動配線設計方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10056697A JPH11261041A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積回路装置およびその自動配線設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10056697A JPH11261041A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積回路装置およびその自動配線設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261041A true JPH11261041A (ja) | 1999-09-24 |
Family
ID=13034663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10056697A Pending JPH11261041A (ja) | 1998-03-09 | 1998-03-09 | 半導体集積回路装置およびその自動配線設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261041A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7100136B2 (en) | 1998-11-30 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | LSI design system |
| JP2008250583A (ja) * | 2007-03-30 | 2008-10-16 | Nec Corp | レイアウト設計装置及びレイアウト方法 |
| US10784249B2 (en) | 2018-09-18 | 2020-09-22 | Kabushiki Kaisha Toshiba | Integrated circuit and layout design method |
-
1998
- 1998-03-09 JP JP10056697A patent/JPH11261041A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7100136B2 (en) | 1998-11-30 | 2006-08-29 | Matsushita Electric Industrial Co., Ltd. | LSI design system |
| JP2008250583A (ja) * | 2007-03-30 | 2008-10-16 | Nec Corp | レイアウト設計装置及びレイアウト方法 |
| US10784249B2 (en) | 2018-09-18 | 2020-09-22 | Kabushiki Kaisha Toshiba | Integrated circuit and layout design method |
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