JPH0243838A

JPH0243838A - クロック回復装置

Info

Publication number: JPH0243838A
Application number: JP1076404A
Authority: JP
Inventors: Peter G Laws; ピーター・グラハム・ロウズ; Graham J Fletcher; グラハム　ジョン　フレッチャー
Original assignee: Plessey Overseas Ltd
Current assignee: Plessey Overseas Ltd
Priority date: 1988-03-29
Filing date: 1989-03-28
Publication date: 1990-02-14
Also published as: DE68920464T2; EP0335508A3; EP0335508A2; GB8807402D0; EP0335508B1; GB2222751A; DE68920464D1; GB2222751B; US4940948A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は入力されるデータ信号からクロック信号を回復
させるための回路に関するものである。

そのような回路は特にデータ受信磯中の自局クロックを
、入力されるデータ信号へ１薗えることによって受信さ
れるデータ信号中のビット誤まり率を最小化するために
用いることができる。

［従来の技術］近年、データ信号はしばしば光フアイバリンクを通して
送信される。そのような信号中での雑音のほとんどのも
のは、ファイバ内での分散のために発生する、位相のジ
ッタや、発光ダイオード（ＬＥＤ）のスイッチングによ
って発生する信号端におりるスルー（Ｓｌｅｗ）レート
の差異、伝達インピーダンス増幅器中の雑音、のために
生ずる位相のジッタである。データの送信速度を一定に
統一するために国際的な標準ＦＤＤ　Ｉが定められた。

それによるとデータ送信速度は、４Ｂ１５Ｂ形式（５ビ
ツトコードのワードで４個のデータビットを表わす）で
ＮＲＺｌ　（反転　ＮＲＺ）で１２５ＭＢ／秒が典型的
である。ＮＲＺ１符号化では１つのビット期間内での正
または負の遷移が「１」を表わし、１つのビット期間に
そのような遷移のないことがｒＯＪを表わすようになっ
ている。遷移は毎ビット期間に１個が最大であり、最小
は１０ビット期間毎に１個である（マスタライン状態と
して知られている）。

このように、そのようなデータ信号のための受信機回路
を設計する場合の主な問題点は、位相ジッタにかかわら
ず入力されるデータに正確にロックできる自局クロック
を供給できるようにすることであり、それによってデー
タ信号は最小のどツト浜まり率でもって正確に復号でき
るようになる。

［発明の要約］戎々による同時出願の英国特許出願筒ＵＫ−Ａ２１８７
３１６号（参考番号　Ｆ２００４５）においては、電圧
ｖ制御発振器（以下ｖＣＯと呼ぶ）と２重の積分及び保
持回路を含む修正された＝１スタス（Ｃｏ５ｔａｓ　）
位相引込みループを含み、入力される双方向（ｂｉｐｈ
ａｓｅ　）マンチェスタ（ＨａｎＣｈＯ３ｔＯｒ　）式
符号化信号に応答して入力信号と自局クロック信号との
位相差に依存した誤まり信号を■ＣＯへ供給するように
なった受信機回路が開示されている。この２重の積分及
び保持回路は互に逆位相で動作し、一方の回路が１サイ
ク（８）の半分を積分し、その間他方の回路は保持し、
次にリセットする。このような形の動作は、各ビット期
間内に規則正しく遷移が発生して位相情報を与えるよう
な場合に適している。しかしながら、そのような回路は
、ＮＲＺ１符号化の場合のように、入力されるデータ信
号の１７１１１間中に規則正しく遷移の発生しないよう
な場合には適切でない。すなわちＮＲＺＩ符号化の場合
には遷移が発生するのは「１」のビットのある場合のみ
である。

本発明は上、下の電圧レベル間の遷移を含む入力データ
信号からクロック情報を回復するための回路を与えるも
のであり、前記回路は入力データ信号を受信する積分／
保持手段へクロック信号を供給する制御された発振器を
含み、前記積分／保持手段は誤まり信号を制御発止器へ
与え、制御発振器の位相を入力データ信号の位相へ調整
するように働き、前記積分／保持手段はクロック信号の
各期間内に３つの機能、（１）電圧遷移の発生する各ビ
ット期間内で入力データ信号を積分すること、（２）そ
れにひきつづく１個または複数個のビット期間の間前記
積分された値を保持すること、（３）入力データ信号の
次の電圧遷移の後に積分された値をりけットすることを
行い、これによってクロック信号の位相と入力データ信
号の位相との差に依存した大きさをもつ前記積分値は前
記誤まり信号を供給することになる。

既述のように、類似の積分／保持回路が複数個採用され
、各々が各ビット期間の間積分／保持／リセットの機能
を実行する。入力データ信号中のずべての電圧遷移をサ
ンプリングするために、３台の回路が設けられて、１つ
の回路が電圧遷移によって入力信号を積分する状態にあ
り、第２の回路はその以前に積分された積分値を保持す
ることができ、第３の回路は次の電圧遷移によって、回
路中に保持されていた値からリセットされる。このよう
な機能を３台の積分／保持回路で達成するためには、３
台の回路の動作を制御するための複雑なシーケンス回路
が必要となり、そこでは例えば１つの回路は常に信号を
受信し積分できる態勢にあり、その開俵の回路はそれぞ
れの機能を実行しているようになっている。

本発明に従えば、４台の積分／保持回路を用いるのが望
ましいとされる。そのうち２台は入力データ信号のうち
正方向への遷移に対応しており、他の２台の積分／保持
回路は入力データ信号の負方向への遷移に専念する。動
作時には多対の積分／保持回路のうちの一方は各ビット
期間中に積分を行い、他方の回路はリセットされる。も
し電圧ｉ！！移が発生し・なければ、次のビット期間で
回路をリセットすることによって積分された値は捨て去
られる。また遷移が例えば正方向に発生ずれば、積分値
はひきつづくビット期間中例えば負方向の遷移が発生す
るまで保持され、そのような負方向の遷移によって第１
の回路はリセットされる。負方向の遷移が発生した時は
、負の対のうちの一方の回路はその信号を積分し、それ
をひきつづくビット期間の間正方向の遷移が発生するま
で保持し、その正方向の遷移によってリセットされる。

一方の回路が保持されている時間、適切な対の他方の回
路はリセットされ、それ以降の電圧遷移によって必要な
らば積分状態に設定される。

もし必要ならば、５台以、Ｆの回路、例えば６台の回路
を用いることができ、それによって正確さが向上でき、
デユーティサイク（８）の変動をもたらすスルーレート
の差異の問題を避けるように、入力信号の保持を２台で
行って平均をとることができる。

正確に定められた時間間隔内でリセットすることのでき
る任意の型の積分／保持回路を用いることが原理的に可
能であるが、我々の同時出願の明細書＜Ｆ２００４５＞
に開示した型の回路を採用することが堡ましい。

本発明の好適実施例を以下に図面を参照しながら説明す
る。

［実施例］ブロック図を参照すると、入力データＲＣＶＤを受信す
るための受信機が示されている。ここでデータは光フア
イバリンクを通って、１２５Ｍｂ／秒で、ＮＲＺＩ式符
号化されて送信されてくる。

ここでＮＲＺ１符号化においては、第４Ａ図に示された
ように、「１」のビットはビット期間内での（正または
負の）電圧レベル遷移によって表ねされ、また「０」の
ビットは遷移がないことによって表わされる。

データ信号は、４台の類似の回路１．１２゜１．１４と
シーケンス論理回路１ｏを含む積分／保持検出器へつな
がれる。データ信号ＲＣＶＤは回路Ｉ　からＩ４の各々
と論理回路１０とへ与えられる。

データ信号ＲＣＶＤはＮＲＺｌからＮＲＺへの変換器１
２へ与えられ、データはＮＲＺ形式へ変換され、更に例
えば直列から並列へ変換される。

変換器１２の出力は計数器１４へつながれ、計数器の出
力はｌ　ないしＩ４からの連結出力と共に電荷ポンプ及
びフィルタ１６を経由して、電圧１ｉＩＪ御発振器１８
へつながれ、ＶＣＯ１８の出力はクロック信号を供給し
、そのクロック信号は計数４１４、積分／保持検出器１
１ないしＩ４、シーケンス論理回路１０．変換器１２へ
与えられる。

ＶＣ０１８は任意の適当な型のものでよく、例えば明確
に定められた中心周波数を持った狭帯域ＶＣＯでよい。

それは、通常、データＲＣＶ　Ｄの周波数が同様に明確
に定められている場合が多いためである。

積分／保持回路の構成は第３図に示されており、より詳
細には我々の同時出願のＦ２００４５の明細書に述べら
れている。データ信号は差動的に、長いずそをもつ対の
構造につながれた２個のトランジスタＱ、Ｑ２へつなが
れ、それらの出力はエミッタ間にサンプリングコンデン
サＣを有する２個のトランジスタＱ、Ｑ４へつながれて
いる。

トランジスタＱ、Ｑ４のエミッタからの出力は長いすそ
を持つ対の構造につながれたトランジスタを含む保持回
路Ｑ、Ｑ６へつながれている。

電流ｉｔ　　ないしＩ６が、８１，８２，５３ｔ−模式
的に示されたスイッチによって、トランジスタ段Ｑ１な
いしＱ６へ選択的につながれている。これらのスイッチ
はｉｔｌ　’ｅｉｎｌ論理回路１０からの適切な制御論
理入力によって制御される。

制御ｉｌｌ論理回路１ｏはより詳細に第２図に示されて
いるように、データ信ＭＲＣＶＤを受信し、更に、ＮＯ
Ｒゲート３０ないし３６を介して別の４個のフリップフ
ロップ２２ないし２８へ出力を供給するようになったＤ
型フリップフロップ２０を含んでいる。クロック信号Ｃ
Ｋちまたフリップフロップ２０ないし２８、そしてまた
別のフリップ７０ツブ３８ないし４６へ供給されている
。フリップフロップ２０のＱ及びＱ′出力はＮＯＲゲー
１〜３０ないし３６へ与えられている。フリップフロッ
プ３８のＱ、Ｑ’出力はＡＮ［）ゲート４８ないし５４
へ、またＸ−０Ｒゲート５６．５８へつながれている。

フリップフロップ４ｏの出力はゲート４８．５０．５６
へつながれている。フリップフロップ４４の出力はゲー
ト３４．３６へつなかれ、フリップフロップ４６の出力
はゲー１〜５２゜５４．５８へつながれている。

動作時には、データＲｃＶＤは積分／保持回路Ｉ　ない
しＩ４の入力へ与えられる。この積分／保持回路は２つ
の対１　　、Ｉ　　と１　．１　　に区分され、８対の
回路は逆位相で動作している。各ピッ］−期間中で一方
の回路はスイッチＳ１を閉じることによって入力信号を
積分するように動作し、この間漬方の積分／保持回路は
受信データが存在しない場合スイッチＳ２をＭじること
によって積分された信号をリセットするように動作する
。電圧遷移が受信され検出されたとすると、υ制御回路
１０によって適切な積分／保持回路が保持状態に設定さ
れる。制御回路１０はクロック信号ＣＫが与えられ、フ
リップフロップ２０への入力に受信された電圧遷移に応
答して動作する。正の遷移は高レベル信号をゲート３０
．３２へ与え、また負の遷移は高レベル信号をゲート３
４．３６へ与える。ゲート３０．３２はフリップフロッ
プ４０゜４２でシーケンスを与えられ、正の電圧遷移に
よって１つのフリップフロップが積分信号ＩＮ１を回路
１１のゲー１〜Ｓ１（第３図）へ与え、他方のフリップ
フロップが回路Ｉ２のゲートＳ２ヘリセツト信号を供給
する。次に適切なゲート４８．５０がひきつづくビット
期間に保持信号Ｈ８１または１」Ｓ２をゲートＳ３へ供
給する。

０の遷移が発生した場合は、ゲートとフリップフロップ
２６ないし５４に関して同様な動作が行なわれ、適切な
信号が積分／保持回路１　．１のゲートＳ１ないしＳ３
へ与えられる。更に、負の遷移によってゲート４８．５
０の保持信号Ｈ８１またはＨ８２がリセットされ、適切
な回路■　またはＦ２がリセットされ、同時に他方の回
路を積分状態へ設定する。

回路エ　ないしＩ４によって保持されている積分値は誤
まり信号としてフィルタ１６へ与えられ、そこからＶＣ
Ｏ１８へ与えられる。誤まり信号の形は第４Ｄ図に示さ
れている。

第４Ａ図に実線で示された状態の場合は、入力データ信
号とり０ツク信号は、ビット期間の中央に発生するＲＣ
ＶＤ中の電圧遷移と完全に位相が合っており、従ってＩ
　ないしＩ４中の積分値はすべて第４Ｄ図に示されたよ
うに同じ大きさの値を有している。もしＲＣＶＤの位相
が進んでおり、電圧遷移がビット期間の前半で発生する
ようなら、Ｉ　ないしＩ４中の積分値はすべて増大する
ので位相誤まり信号は増大する。しかし、もしＲＣＶＤ
の位相が遅れていれば、１１ないしＩ４中の積分値はす
べて減少するので位相誤まり信号は減少する。

当然そのような位相誤まり信号中の変化は、ＣＫの位相
を適切な方向ヘシフトさせて位相誤まりを減少させるよ
うに働く。

シーケンスを拡張してすべて「１」すなわち回路が入力
データを検出しない状態にあることも可能である。この
ことは第４Ｅ図に示されており、同図中で位相がドリフ
トして、端の遷移にスルーレートの差巽が生じ、デユー
ティサイクルが５０１５０でなくなり、正と負の両遷移
が単１のサンプリングｍ間中に発生するようになってい
る。この状況で、データは変換器１２中に検出されず、
ずべてｒＯＪの状態が表示される。従って別の回路であ
って、クロック信号ＣＫに応答して１６まで計数し、計
数器１４をリセットするように働く回路１２からのデー
タ信号出力の存在しない場合に、遷移数まり信号を電荷
ポンプ及びフィルタ１６へ強Ｉｌｌ的に与える計数器１
４を含む回路、が設けられている。

このように、ＮＲＺ１形式のデータと共に使用するのに
適した構成のクロック回復回路が開示された。各種の積
分／保持回路が同様の抵抗／コンデンサ値をもって（絶
対値は単に近似値的であるが）、単一のチップ上へ集積
しうるので、これは集積化に適している。

ここに述べた回路はＮＲＺＩ形式のデータを受信するた
めに設計されるが、本発明はそのような符号化形式に限
定されるものでなく、任意のＮＲＺ符号化形式と共に用
いることができる。

【図面の簡単な説明】

第１図は本発明の好適実施例のブロック図、第２図は第
１図の積分／保持回路のためのシーケン３８．４０．４
２．４４・・・フリップフロップ４６・・・フリップフ
ロップ４８．５０．５２．５４・・・ＡＮＤゲート５６．５８
・・・Ｘ−０Ｒゲート

Claims

【特許請求の範囲】

（１）上方及び下方電圧レベル間の遷移を含む入力デー
タ信号からクロック情報を回復するための回路であつて
、入力データ信号を受信する積分／保持手段へクロック
信号を供給する制御された発振器を含み、前記積分／保
持手段が、前記制御された発振器へそれの位相を入力デ
ータ信号の位相に対して調節するための誤まり信号を供
給するようになつており、前記積分／保持手段がクロッ
ク信号の各々の期間内に次の３つの機能すなわち（１）
電圧遷移の発生する各ビット期間内に入力データ信号を
積分すること、（２）ひきつづく１個または複数個のビ
ット期間の間積分された値を保持すること、（３）入力
データ信号中の次の電圧遷移の後に積分された値をリセ
ットすること、の３つの機能を供給するようになつてお
り、ここにおいて保持された積分値はそれの大きさがク
ロック信号と入力データ信号の位相差に依存しており、
前記保持された積分値が前記誤まり信号を供給するよう
にした回路。
（２）請求項（１）に記載の回路であつて、前記制御さ
れた発振器が電圧制御された発振器を含んでいる回路。
（３）請求項（１）または（２）に記載の回路であつて
、前記積分／保持手段が複数個の類似の積分／保持回路
を含んでいる回路。
（４）請求項（３）に記載の回路であつて、４台の積分
／保持回路が設けられており、また入力データ信号に応
答して、４台の積分／保持回路のうちの１対が正方向の
遷移に応答して、他の１対の回路が負方向の遷移に応答
するように制御する制御手段が設けられた回路。
（５）請求項（４）に記載の回路であつて、各対の回路
に対して前記制御手段が作用して、もし遷移が発生すれ
ば一方の回路が入力データ信号を積分するかまたはその
ような積分値を保持するように動作させ、同時に他方の
回路がリセットされ、ひきつづく期間内に積分動作が行
なえるように準備させるようにした回路。
（６）請求項（５）に記載の回路であつて、前記制御手
段が、入力データ信号と前記クロック信号とに応答する
複数個の双安定ゲートを含む論理回路を含み、それによ
つて、各々のクロック期間内に適切な積分、保持、リセ
ットの制御信号を各積分／保持回路へ与えるようにした
回路。
（７）請求項（６）に記載の回路であつて、前記双安定
ゲートがＤ型フリップフロップを含んでいる回路。
（８）請求項（１）から（７）の内の１項に記載の回路
であつて、クロック期間を計数し、回復されたデータ遷
移に応答してリセットされ、あらかじめ定められた計数
値に到達した場合に前記制御された発振器に対して位相
誤まり信号を供給するように動作する計数器を含む回路
。
（９）請求項（１）から（８）の内の１項に記載の回路
であつて、前記制御された発振器へつながれて前記位相
誤まり信号を受信するためのフィルタ回路を含む回路。
（１０）請求項（１）から各項の内の１項に記載の回路
であつて、任意のビット期間内で電圧遷移の存在が「１
」ビットを表わし、遷移の存在しないことが「０」ビッ
トを表わすようになつたＮＲＺ１形式で表わしたデータ
に対するデータ受信機回路の一部を構成するのに用いら
れる回路。