JPH0244220Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、電力配電線に侵入してくる雷サー
ジあるいは開閉器サージを検出して計数するサー
ジカウンタ回路に関する。

この種のサージカウンタとして、従来では第１
図のようなものが使用されていた。第１図におい
て、１１は測定点、C₀，C₁は測定点１１とアー
ス端子Ｅとの間に接続された分圧用コンデンサ、
PTは一次側巻線が上記分圧用コンデンサC₁の両
端に接続されたパルストランスである。このパル
ストランスPTの２次側巻線の電圧出力端間には
ダイオードＤ、可変抵抗VRが接続されている。
なお、２次側巻線の中性点Ｎはアース端子Ｅに接
続されている。上記可変抵抗VRの可変端子は抵
抗R₁を介してサイリスタSCRのトリガ端子Ｔに
接続されている。このサイリスタSCRの陽極と
陰極間にはコンデンサC₂とカウンタ１２の直列
回路が接続され、このカウンタ１２には抵抗R₂
が並列に接続されている。また、上記サイリスタ
SCRの陽極とアース端子Ｅとの間には抵抗R₃と
直流電源（電池）Ｂが接続されている。

このような構成において、その測定原理を説明
する。測定点１１に侵入したサージ電圧はアース
端子Ｅを経て大地に通じ、このとき分圧コンデン
サC₀，C₁の容量に反比例した電圧が各々の両端
に発生する。上記分圧コンデンサC₁に発生した
電圧はパルストランスPTを介して２次側に出力
され、侵入サージが正波であれば、ダイオード
Ｄ、可変抵抗VR、アース端子Ｅ、大地の経路で
可変抵抗VRの両端に正極の電圧が現われる。こ
のとき上記可変抵抗VRは入力電圧のレベルに合
わせて予め調整されており、設定レベル以上の入
力電圧（侵入サージ）となつたときサイリスタ
SCRを点弧する。これによりサイリスタSCRは
導通し、予め充電されているコンデンサC₂の電
圧はサイリスタSCR、抵抗R₂、コンデンサC₂の
閉回路で放電して充電可能な状態となる。その
後、サイリスタSCRが非導通となり、直流電源
Ｂより抵抗R₃、コンデンサC₂、カウンタ１２、
アース端子Ｅの経路でコンデンサC₂が充電され、
このときの充電電流でカウンタ１２が駆動され
る。

以上により再び元の状態に復帰し、次の侵入サ
ージの検出が可能となる。

しかしながら、上記した従来のものでは、パル
ストランスPTに至る電圧分圧器がコンデンサで
構成されているため、入力サージに対する伝達特
性が一次系とならず、２次側波形にキツクオフに
よるアンダシユートを生ずる欠点がある。このた
め、正極性、負極性のサージを検出したい場合に
は、パルストランスで生ずるアンダシユート（振
動）をカツトする回路が必要となつていた。この
理由は第２図から明らかである。同図ａは正のサ
ージ入力波形、同図ｂはこの正のサージ入力波形
に対するパルストランスPTの２次側出力波形、
同図ｃは負のサージ入力波形、同図ｄはこの負の
サージ入力波形に対するパルストランスPTの２
次側出力波形を示すもので、同図ｂ，ｄにおい
て、Ｘの部分がアンダシユートを生じていること
を示している。このように、サージ入力に対して
アンダシユートが生じると、本来、正のサージだ
けしか検出しない回路が負のサージ入力波形のア
ンダシユートを検出すると、あたかも正のサージ
が入つたかのようにみなされて誤検出を起こす可
能性がある。このためにアンダシユートをカツト
する回路が必要となるのである。

ところで、従来では上記アンダシユートによる
誤動作を防止するために、第１図の如くパルスト
ランスPTの２次側にダイオードＤを設けて、こ
のダイオードＤによりアンダシユートを見掛け上
カツトするようにしていた。しかし、上記ダイオ
ードＤは、順方向サージ電圧に対し、その順方向
電圧降下および温度特性の影響を与える欠点を有
している。したがつて、第１図に示した従来のサ
ージカウンタはサージ検出のレベル設定およびそ
の安定度に難点を有しており、さらにサイリスタ
SCRのトリガ電圧自体も大きな温度係数を持つ
ているため、全体としてサージ測定電圧の精度を
上げることはきわめて困難であつた。また、この
種の装置にあつては、侵入してくるサージによつ
て回路自体がノイズの影響を受けないようにする
ため、バツテリ（電池）を電源として動作させる
ことが多い。このため、サイリスタを使用するに
は比較的大きな動作電圧が必要であり、バツテリ
の寿命などにも問題があつた。

この考案は上記の点に鑑みてなされたもので、
サージ検出レベルを正確に、かつ容易に設定し得
るとともに両極性のサージ検出を可能とし、配電
線に負荷される各種電気設備の耐サージ設計、耐
電設計の基準策定が容易に行なえ、電気設備の安
全性の確保、耐ノイズ特性の確保などにきわめて
有用なものとなるサージカウンタ回路を提供する
ことを目的とする。

以下この考案の一実施例を図面を参照して説明
する。第３図において、２１はサージ電圧が入力
される測定端子、R_a，R_bはサージ電圧を任意の
電圧レベルに分圧する分圧抵抗、PTはパルスト
ランスである。このパルストランスPTの１次側
巻線A₁は上記抵抗R_bの両端に接続され、２次側
の一方の巻線A₂には抵抗R_c，R_dが直列に接続さ
れ、他方の巻線A₃は抵抗R_e，R_fが直列に接続さ
れている。なお、上記抵抗R_c，R_eは前記抵抗R_a，
R_bと協調して、サージ電圧のレベルを設定する
抵抗である。またIC₁，IC₂は高利得を有する差動
増幅器よりなる電圧コンパレータであり、コンパ
レータIC₁の正側入力端子は上記抵抗R_cと抵抗R_d
との接続点P₁に接続され、コンパレータIC₂の正
側入力端子は上記抵抗R_eと抵抗R_fとの接続点P₂
に接続されている。上記各接続点P₁，P₂と接地
間にはそれぞれコンパレータIC₁，IC₂の入力段保
護用のツエナダイオードZD₁，ZD₂が接続されて
いる。そして、上記各コンパレータIC₁，IC₂の負
側入力端子は共通接続され、基準電圧V_refを発生
する電源回路Ｂに接続されている。これら各コン
パレータIC₁，IC₂は上記基準電圧V_refとサージ電
圧の２次側電圧V_p，V_oを比較し、V_ref＜V_pある
いはV_ref＜V_oになつたとき、出力を発するもので
ある。また、上記コンパレータIC₁の出力側には
正極性サージカウンタCUT₁が接続され、コンパ
レータIC₂の出力側には負極性サージカウンタ
CUT₃が接続されている。これら各サージカウン
タCUT₁，CUT₂は各コンパレータIC₁，IC₂の入
力がV_ref＜V_p、V_ref＜V_oとなつたときのコンパレ
ータ出力により動作するようになつている。

このような構成において、次にその動作を説明
する。測定端子２１にサージ電圧（数kV以上）
V_sが印加されると、パルストランスPTの一次側
に加わる電圧V₁は V₁＝V_sR_b／R_a＋R_b … 但し R_b≪（R_c＋R_e） で表わされる。そして、パルストランスPTの巻
線比を１：１とすれば、V₁＝V₂＝−V₃という電
圧が２次側へと伝わる。このとき、V₁を決定す
る抵抗R_a，R_bの比は測定しようとするサージ電
圧の最低レベルに対応するV₂およびV₃が基準電
圧V_refを超えるように設定されている。

このようにすれば、数mHのインダクタンスを
有するパルストランスを使用しても、抵抗R_bを
数10Ωオーダの低い値に設定することでパルスト
ランスPTは、この一次側のインピーダンスの影
響を受けない。つまり、パルストランスPTの一
次側のインダクタンス分Ｌを考えてみるとインピ
ーダンスはωLである。

従つて、本来式が V₁＝V_sR_bωL／R_a＋R_bωL … となるが、インパルスのような信号はωが非常に
高いことでインピーダンスが高くなり、かつR_b
を数10Ωオーダの低い値に設定すれば、ωLは無
視できて式をつかわないで式で電圧を落とす
ことができる。つまり、分割抵抗＋パルストラン
スPTを分割抵抗のインピーダンスのみでパルス
トランスPTの一次電圧を変換できる（一定の低
インピーダンスで駆動される）。このことから、
インパルス入力に対してその立ち上がり（キツク
オフ）時ωLが大きい為に吸収（無視）できる。

したがつて、第１図で示した従来例の如く正の
サージ電圧、負のサージ電圧を分離するための２
次側ダイオード（第１図におけるダイオードＤ）
が不要となり、サージ電圧検出の精度および安定
度を著しく高めることができる。

ところで、サージ電圧レベルを判定するコンパ
レータIC₁，IC₂への入力電圧V_p，V_oは次式で表
わされる。

V_p＝V₁R_d／R_c＋R_d＝V_sR_b／R_a＋R_b・ R_d／R_c＋R_d ｜V_o｜＝V₁R_f／R_e＋R_f＝V_sR_b／R_a＋R_b・ R_f／R_e＋R_f したがつて設定する２次側換算サージ電圧V_pま
たはV_oがV_refと等しくなるように抵抗R_c，R_d，
R_e，R_fを選択すれば、V_p＞V_refあるいはV_o＞
V_refとなるサージ電圧が入つてきたとき、コンパ
レータIC₁，IC₂の出力は高レベルとなつて、それ
ぞれの出力端子に接続された正極性サージカウン
タCUT₁、負極性サージカウンタCUT₂を計数動
作させる。なお、各コンパレータIC₁，IC₂の入力
段に接続されたツエナダイオードZD₁，ZD₂は、
逆極性サージ電圧（ツエナダイオードZD₁の場合
は負極性サージ電圧が印加された場合、ツエナダ
イオードZD₂の場合は正極性サージ電圧が印加さ
れた場合にコンパレータ入力に各コンパレータ
IC₁，IC₂入力に電源0Vより負の電圧）が加わつ
たときに順方向ダイオードとして導通してコンパ
レータIC₁，IC₂を保護し、正極性サージ電圧（ツ
エナダイオードZD₁の場合は正サージが印加され
た場合、ツエナダイオードZD₂の場合は負サージ
が印加された場合）が加わつたときには過大なサ
ージ電圧がコンパレータIC₁，IC₂に加わらないよ
うにするためのものである。

このようにこの考案では、比較的小さい抵抗値
の抵抗R_bとこの抵抗R_bに直列に接続された抵抗
R_aとで構成される分圧回路と、上記抵抗R_bに並
列にその１次巻線を接続し、第１、第２の22次巻
線から入力サージ電圧に比例した正、負極性のパ
ルス信号を出力するパルストランスPTと、抵抗
R_c，R_dおよび抵抗R_e，R_fからそれぞれ構成され、
上記パルストランスPTの２次巻線の正、負極性
ごとに任意のサージ検出レベルを設定するそれぞ
れの抵抗分割回路と、これら各抵抗分割回路出力
と基準電圧とを比較するそれぞれのコンパレータ
IC₁，IC₂と、これら各コンパレータIC₁，IC₂の出
力を計数する正極性サージカウンタCUT₁、負極
性サージカウンタCUT₂とでサージカウンタ装置
を構成している。このような構成とすることによ
り、設定精度および安定性に優れ、正、負極性ご
とに測定でき、配電線に負荷される各種電気設備
の耐サージ設計、耐電設計の基準策定が可能とな
り、電気設備の安全性確保、耐ノイズ特性の確保
に大きく寄与できるものである。また、上記した
各回路は、いずれも数Ｖオーダで動作するICが
使用でき、サージ電圧を計算するサージカウンタ
の内容表示にも液晶表示器などが利用できるた
め、本質的に微少電流で動作させることが可能と
なりバツテリの長寿命化が可能となる。

以上説明したようにこの考案によれば、サージ
検出レベルを正確に、かつ容易に設定し得るとと
もに両極性のサージ検出を可能とし、配電線に負
荷される各種電気設備の耐サージ設計、耐電設計
の基準策定が容易に行なえ、電気設備の安全性の
確保、耐ノイズ特性の確保などにきわめて有用な
サージカウンタ回路を提供できる。

【図面の簡単な説明】

第１図は従来のサージカウンタ回路の構成図、
第２図ａ〜ｄはサージ入力波形に対するパルスト
ランスの２次側出力波形を示す図、第３図はこの
考案の一実施例によるサージカウンタ回路の構成
図、第４図ａ〜ｆは同実施例におけるサージ入力
波形に対するパルストランスの２次側出力波形を
示す図である。 ２１……測定端子、R_a，R_b……分圧抵抗、
IC₁，IC₂……コンパレータ、ZD₁，ZD₂……ツエ
ナダイオード、CUT₁……正極性サージカウン
タ、CUT₂……負極性サージカウンタ。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) サージ電圧入力端と接地間に接続された第１
   の分圧抵抗回路と、１次側巻線が上記第１の分
   圧抵抗回路の分圧点と接地間に並列接続され、
   ２次側巻線から入力サージ電圧に比例した振幅
   のパルス電圧を発生するパルストランスと、こ
   のパルストランスの２次側巻線に接続された第
   ２の分圧抵抗回路と、この第２の分圧抵抗回路
   の分圧出力と予め設定された基準電圧とを比較
   する比較器と、この比較器に接続されたサージ
   カウンタとを備え、上記第１の分圧抵抗回路の
   抵抗値を、上記パルストランスにおけるサージ
   電圧伝達波形にアンダシユートを生じない値に
   予め設定し、上記２次側巻線の電圧を抵抗分割
   して上記比較器で基準電圧と比較し、この比較
   結果により上記サージカウンタを計数駆動させ
   るようにしたことを特徴とするサージカウンタ
   回路。 (2) パルストランスの２次側巻線を第１、第２の
   ２つの巻線で構成し、これら第１、第２の２次
   巻線に対応して上記第２の分圧抵抗回路、比較
   器、サージカウンタをそれぞれ設け、サージ電
   圧を正、負の極性ごとに測定するようにした実
   用新案登録請求の範囲第１項記載のサージカウ
   ンタ回路。 (3) 第２の分圧抵抗回路の分圧出力が供給される
   比較器の入力端子に定電圧ダイオードを接続し
   た実用新案登録請求の範囲第１項または第２項
   記載のサージカウンタ回路。