JPH0244809A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH0244809A JPH0244809A JP63195535A JP19553588A JPH0244809A JP H0244809 A JPH0244809 A JP H0244809A JP 63195535 A JP63195535 A JP 63195535A JP 19553588 A JP19553588 A JP 19553588A JP H0244809 A JPH0244809 A JP H0244809A
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- JP
- Japan
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- level
- output
- transfer gate
- potential
- inverter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラッチ回路、特に、出力のスイッチングが早い
動作を必要とするラッチ回路に関する。
動作を必要とするラッチ回路に関する。
従来の半導体回路におけるラッチ回路は、第４図のよう
に構成されている。
に構成されている。
第４図において、１は入力端子、２はクロック端子、３
は相補型Ｉ・ランスファゲート、４と９と１０と２６は
インバータ、８はクロックドインバータ、１５ａはバッ
ファ、２５は負荷容量、２７は出力端子、２８はスタテ
ィックラッチ回路、２４は負荷抵抗である。
は相補型Ｉ・ランスファゲート、４と９と１０と２６は
インバータ、８はクロックドインバータ、１５ａはバッ
ファ、２５は負荷容量、２７は出力端子、２８はスタテ
ィックラッチ回路、２４は負荷抵抗である。
第５図は第４図の動作タイミング及び電位レベルを示し
た波形図である。
た波形図である。
第４図に示した回路の動作について第５図を用いて説明
する。
する。
期間Ｔ１において、クロックが” Ｈ”レベルの時に入
力端子■に与えられているテーク“Ｈ″しベルが相補型
トランスファゲート３に入力され、インバータ９及び１
０を介してバッファ１５ａに“Ｈ′°レベルが入力され
る。
力端子■に与えられているテーク“Ｈ″しベルが相補型
トランスファゲート３に入力され、インバータ９及び１
０を介してバッファ１５ａに“Ｈ′°レベルが入力され
る。
このバッファ１５ａの出力も“′Ｈ″レベルとなり、こ
の“′Ｈ″ルベルが負荷抵抗２４を介してインバータ２
６に入力され、入力信号の反転信号の“′Ｌ″レベルが
出力される。この時、インバータ４の出力は“Ｌ“ルベ
ルで、クロックドインバータ８はオフしているため動作
には影響しない。
の“′Ｈ″ルベルが負荷抵抗２４を介してインバータ２
６に入力され、入力信号の反転信号の“′Ｌ″レベルが
出力される。この時、インバータ４の出力は“Ｌ“ルベ
ルで、クロックドインバータ８はオフしているため動作
には影響しない。
クロックが” Ｌ ”レベルになると相補型トランスフ
ァゲート３はオフし、クロックドインバータ８がオンと
なるため、クロックが“Ｉ−１”レベルの期間にインバ
ータ９に入力されていたデータ“Ｈ゛。
ァゲート３はオフし、クロックドインバータ８がオンと
なるため、クロックが“Ｉ−１”レベルの期間にインバ
ータ９に入力されていたデータ“Ｈ゛。
レベルがインバータ９及びクロックドインバータ８で保
持され、クロックが゛Ｈ″レヘレベ期間と同様にインバ
ータ２６から”Ｌ“ルベルか出力される。
持され、クロックが゛Ｈ″レヘレベ期間と同様にインバ
ータ２６から”Ｌ“ルベルか出力される。
次に、期間Ｔ２においてもクロックが” Ｈ”レベルの
期間中は、入力端子１に与えられているデータは”Ｈ”
レベルのため出力端子２７は“Ｌ“レベルのままとなる
。この期間Ｔ２のクロックが” Ｌ ”レベルの期間に
入力端子１のデータが“Ｈ“レベルから“Ｌ′″レベル
へと変化しているため、期間Ｔ３のクロックが“Ｈ′ル
ベルになると、インバータ１０の出力が” Ｈ”レベル
から゛Ｌ″°レベルへ変化し、バッファ１５ａの出力も
負荷抵抗２４を介して負荷容量２５を放電しなからＨ”
。
期間中は、入力端子１に与えられているデータは”Ｈ”
レベルのため出力端子２７は“Ｌ“レベルのままとなる
。この期間Ｔ２のクロックが” Ｌ ”レベルの期間に
入力端子１のデータが“Ｈ“レベルから“Ｌ′″レベル
へと変化しているため、期間Ｔ３のクロックが“Ｈ′ル
ベルになると、インバータ１０の出力が” Ｈ”レベル
から゛Ｌ″°レベルへ変化し、バッファ１５ａの出力も
負荷抵抗２４を介して負荷容量２５を放電しなからＨ”
。
レベルから“Ｌ′ルベルへ変化する。
同様に、期間Ｔ５においてはバッファ１５ａの出力が負
荷容量２５を充電しなから゛′Ｌ″レベルから“′Ｈ′
″レベルへ変化する。
荷容量２５を充電しなから゛′Ｌ″レベルから“′Ｈ′
″レベルへ変化する。
以上述べたように従来のラッチ回路ては、バッファの出
力についた負荷容量を負荷抵抗を介して充放電しなから
ＶＤＤレベルからＧＮＤレベルまたは、ＧＮＤレヘレベ
らＶＤＤレベルへ変化するため、負荷抵抗が非常に大き
いとバッファの駆動能力を上げても、負荷抵抗と負荷容
量による時定数によりスイッチング時間が決まってしま
うため、ある値以上には高速にできないという欠点を有
していた。
力についた負荷容量を負荷抵抗を介して充放電しなから
ＶＤＤレベルからＧＮＤレベルまたは、ＧＮＤレヘレベ
らＶＤＤレベルへ変化するため、負荷抵抗が非常に大き
いとバッファの駆動能力を上げても、負荷抵抗と負荷容
量による時定数によりスイッチング時間が決まってしま
うため、ある値以上には高速にできないという欠点を有
していた。
そこで、本発明の目的は、以上の点を解決しスイッチン
グ時間のはやいラッチ回路を提供することにある。
グ時間のはやいラッチ回路を提供することにある。
本発明のラッチ回路は、ラッチとトライステートバッフ
ァとトランスファゲートを有し、ラッチの出力とトライ
ステートバッファに入力が接続され、トライステートバ
ッファの出力許可信号は、ラッチクロックと同相の信号
が入力され、クロックの立下り時に１パルスを発生する
パルス発生回路と、前記パルス発生回路により、トライ
ステートバッファの出力に蓄積されている電荷を放出さ
せる回路とＮチャンネルトランスファゲートもしくはＰ
チャンネルトランスファゲートのゲートとソースがラッ
チの出力に接続されドレインがトライステートバッファ
の出力に接続することにより、トライステートバッファ
の出力ラインを一定電位に保つ回路とを含んで構成され
る。
ァとトランスファゲートを有し、ラッチの出力とトライ
ステートバッファに入力が接続され、トライステートバ
ッファの出力許可信号は、ラッチクロックと同相の信号
が入力され、クロックの立下り時に１パルスを発生する
パルス発生回路と、前記パルス発生回路により、トライ
ステートバッファの出力に蓄積されている電荷を放出さ
せる回路とＮチャンネルトランスファゲートもしくはＰ
チャンネルトランスファゲートのゲートとソースがラッ
チの出力に接続されドレインがトライステートバッファ
の出力に接続することにより、トライステートバッファ
の出力ラインを一定電位に保つ回路とを含んで構成され
る。
本発明の詳細を実施例につき図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、第２図
は本発明の一使用例を示す回路図、第３図は第２図に示
した回路の動作タイミング及び電位レベルを示した波形
図である。
は本発明の一使用例を示す回路図、第３図は第２図に示
した回路の動作タイミング及び電位レベルを示した波形
図である。
第１図において、１は入力端子、２はクロック端子、３
は相補型トランスファーゲート、４と５と６と７と９と
１０と１１と１３はインバータ、８はクロックドインバ
ータ、１２と１７はＮＡＮＤ回路、１４と１８はＮチャ
ンネルトランスファーゲート、１６と２２はＰチャンネ
ルトランスファーゲート、１５はトライステートバッフ
ァ、１９と２１は抵抗、２０は１４と１６のドレインと
１９と２１の接続点、２３は出力端子である。
は相補型トランスファーゲート、４と５と６と７と９と
１０と１１と１３はインバータ、８はクロックドインバ
ータ、１２と１７はＮＡＮＤ回路、１４と１８はＮチャ
ンネルトランスファーゲート、１６と２２はＰチャンネ
ルトランスファーゲート、１５はトライステートバッフ
ァ、１９と２１は抵抗、２０は１４と１６のドレインと
１９と２１の接続点、２３は出力端子である。
第２図において、２４は負荷抵抗、２５は負荷容量、２
６はインバータ、２７は出力端子、２つは第１図に示す
本発明のラッチ回路である。
６はインバータ、２７は出力端子、２つは第１図に示す
本発明のラッチ回路である。
次に第１図の接続について説明する。
入力端子１は相補型トランスファーゲート３のソースと
接続され、クロック端子２は相補型トランスファーゲー
ト３のＮチャンネルトランスファゲートのゲートとイン
バータ４の入力とトライステートバッファ１５のコント
ロール信号に接続されている。インバータ４の出力はＮ
ＡＮＤ １２及び１７の入力とインバータ５の入力とク
ロックにインバータ８のコントロール信号と相補型トラ
ンスファゲート３のＰチャンネルトランスファゲートの
ゲートに接続されている。相補型トランスファゲート３
のドレインはインバータ９の入力とクロックドインバー
タ８の出力と接続されている。
接続され、クロック端子２は相補型トランスファーゲー
ト３のＮチャンネルトランスファゲートのゲートとイン
バータ４の入力とトライステートバッファ１５のコント
ロール信号に接続されている。インバータ４の出力はＮ
ＡＮＤ １２及び１７の入力とインバータ５の入力とク
ロックにインバータ８のコントロール信号と相補型トラ
ンスファゲート３のＰチャンネルトランスファゲートの
ゲートに接続されている。相補型トランスファゲート３
のドレインはインバータ９の入力とクロックドインバー
タ８の出力と接続されている。
インバータ９の出力はインバータ１０の入力とクロック
ドインバータ８の入力と接続されている。
ドインバータ８の入力と接続されている。
インバータ１０の出力はＮチャンネルトランスファケー
ト１４のソース及びゲートとＰチャンネルトランスファ
ゲート１６のソース及びゲートとインバータ１１の入力
とトラステートバッファ１５の入力とＮＡＮＤ １７の
入力に接続されている。
ト１４のソース及びゲートとＰチャンネルトランスファ
ゲート１６のソース及びゲートとインバータ１１の入力
とトラステートバッファ１５の入力とＮＡＮＤ １７の
入力に接続されている。
インバータ１１の出力はＮＡＮＤ １２の入力に接続さ
れ、インバータ５の出力はインバータ６の入力、６の出
力はインバータ７の入力、７の出力はＮＡＮＤｌ ２及
び１７の入力に接続されている。
れ、インバータ５の出力はインバータ６の入力、６の出
力はインバータ７の入力、７の出力はＮＡＮＤｌ ２及
び１７の入力に接続されている。
ＮＡＮＤｌ ２の出力はインバータ１３の入力に接続さ
れ、１３の出力はＮチャンネルトランスファゲート１８
のゲートに接続され、１８のソースは電源電圧ＶＤＤ、
トレイン１２．抵抗１つに接続されている。ＮＡＮＤ
１７の出力はＰチャンネルトランスファゲート２２のゲ
ートに接続され、２２のソースはＧＮＤ、 トレインは
抵抗２１に接続されている。接続点２０ではトライステ
ートバッファ１５の出力とＮチャンネルトランスファゲ
ート１４のドレインとＰチャンネルトランスファゲート
１６のトレインと抵抗コ、９及び２１が接続され、２０
は出力端子２Ｂと接続されている。
れ、１３の出力はＮチャンネルトランスファゲート１８
のゲートに接続され、１８のソースは電源電圧ＶＤＤ、
トレイン１２．抵抗１つに接続されている。ＮＡＮＤ
１７の出力はＰチャンネルトランスファゲート２２のゲ
ートに接続され、２２のソースはＧＮＤ、 トレインは
抵抗２１に接続されている。接続点２０ではトライステ
ートバッファ１５の出力とＮチャンネルトランスファゲ
ート１４のドレインとＰチャンネルトランスファゲート
１６のトレインと抵抗コ、９及び２１が接続され、２０
は出力端子２Ｂと接続されている。
次に第１図及び第２図の動作について、第３図を用いて
説明する。
説明する。
期間Ｔ、において、クロック端子２が゛′Ｈ゛Ｈ′の時
に入力端子１のデータ” Ｈ”レベルが相補型トランス
ファゲート３とインバータ９．１０と、トライステート
バッファ１５を介して出力端子２３へ出力され、インバ
ータ２６を介して“Ｌ″レベル出力端子２７へ出力され
る。
に入力端子１のデータ” Ｈ”レベルが相補型トランス
ファゲート３とインバータ９．１０と、トライステート
バッファ１５を介して出力端子２３へ出力され、インバ
ータ２６を介して“Ｌ″レベル出力端子２７へ出力され
る。
このクロック端子２が゛Ｈ″レベルの時はインバータ４
の出力がパＬ′″レベルのためインバータ１３の出力も
” Ｌ ”レベルとなり、Ｎチャンネルトランスファゲ
ート１８はＯＦＦしている。また、ＮＡＮＤ回路１７の
出力はＨ”レベルのためＰチャンネルトランスファゲー
ト２２も０ＦＦＩ、ており、Ｎチャンネルトランスファ
ゲート１４とＰチャンネルトランスファゲート１６はソ
ースとゲートとドレインがそれぞれ電源電圧レベルｖＤ
Ｄのため動作には影響しない。この時負荷容量２５はＶ
ＤＤレベルに充電されている。
の出力がパＬ′″レベルのためインバータ１３の出力も
” Ｌ ”レベルとなり、Ｎチャンネルトランスファゲ
ート１８はＯＦＦしている。また、ＮＡＮＤ回路１７の
出力はＨ”レベルのためＰチャンネルトランスファゲー
ト２２も０ＦＦＩ、ており、Ｎチャンネルトランスファ
ゲート１４とＰチャンネルトランスファゲート１６はソ
ースとゲートとドレインがそれぞれ電源電圧レベルｖＤ
Ｄのため動作には影響しない。この時負荷容量２５はＶ
ＤＤレベルに充電されている。
期間Ｔ】のクロック端子２が” Ｌ ”レベルになり、
インバータ４の出力が“Ｈ′ルベルになったときインバ
ータ４，７の出力がインバータ５．６７の遅延時間だけ
同時にＨＩＴレベルとなり、インバータ１０の出力も°
゛Ｈ″Ｈ″レベルＮＡＮＤ回路１７の出力が”Ｌ′ルベ
ルとなり、Ｐチャンネルトランスファゲート２２がＯＮ
Ｌ、負荷容量２５に充電されていた電荷が負荷抵抗２４
と抵抗２１とＰチャンネルトランスファゲート２２を介
して放電される。
インバータ４の出力が“Ｈ′ルベルになったときインバ
ータ４，７の出力がインバータ５．６７の遅延時間だけ
同時にＨＩＴレベルとなり、インバータ１０の出力も°
゛Ｈ″Ｈ″レベルＮＡＮＤ回路１７の出力が”Ｌ′ルベ
ルとなり、Ｐチャンネルトランスファゲート２２がＯＮ
Ｌ、負荷容量２５に充電されていた電荷が負荷抵抗２４
と抵抗２１とＰチャンネルトランスファゲート２２を介
して放電される。
この時、インバータ９とクロックドインバータ８でＨ”
レベルを保持しているため、インバータ１０の出力も“
Ｈ”レベルとなっている。又抵抗２１の値は接続点２０
の電位かインバータ２６の論理しきい値を越えないよう
にトランスファゲート１４のオン抵抗に比べ十分大きな
値となる。
レベルを保持しているため、インバータ１０の出力も“
Ｈ”レベルとなっている。又抵抗２１の値は接続点２０
の電位かインバータ２６の論理しきい値を越えないよう
にトランスファゲート１４のオン抵抗に比べ十分大きな
値となる。
放電によって接続点２０の電位が下がると、Ｎチャンネ
ルトランスファゲート１４のソース及びゲートとドレイ
ンに電位差が生じＮチャンネルトランスファゲート１４
かＯＮするため、接続点２０のレベルはＶＤＤよりＮチ
ャンネルトランスファゲート１４のスレショールド電圧
ＶＴＮだけ電位降下したＶＤＤ ＶＴＮの電位となり
、この電位で安定する。
ルトランスファゲート１４のソース及びゲートとドレイ
ンに電位差が生じＮチャンネルトランスファゲート１４
かＯＮするため、接続点２０のレベルはＶＤＤよりＮチ
ャンネルトランスファゲート１４のスレショールド電圧
ＶＴＮだけ電位降下したＶＤＤ ＶＴＮの電位となり
、この電位で安定する。
このＶＤＤ ＶＴＮはインバータ２６の論理しきい値
より高いため、Ｈ′”レベルと認識され、出力端子２７
には゛′Ｌ′ルベルか出力される。この時負荷容量２５
はＶＤＤ ＶＴＮレベルで充電されている。
より高いため、Ｈ′”レベルと認識され、出力端子２７
には゛′Ｌ′ルベルか出力される。この時負荷容量２５
はＶＤＤ ＶＴＮレベルで充電されている。
次に期間Ｔ２において、クロック端子２が” Ｌ ”レ
ベルになると接続点２０のレベルはＶ。Ｄレベルとなり
、負荷容量２５はＶＤＤレヘレベ充電されている。
ベルになると接続点２０のレベルはＶ。Ｄレベルとなり
、負荷容量２５はＶＤＤレヘレベ充電されている。
期間Ｔ２でクロック端子２が“Ｌ゛°°レベル間に入力
端子１のデータが、Ｈ”→” Ｌ ”レベルへと変化し
ているなめ、期間Ｔ３でクロック端子２か” Ｈ”レベ
ルになると、相補型トランスファゲート３とインバータ
９，１０とトライステートバッファ１５を介してトライ
ステートバッファ１５の出力がＶＤＤ ＶＴＮの電位
の“′Ｈパレベルから“′Ｌ′”レベルへ負荷抵抗２４
を介して負荷容量２５の電荷を放電しながら変化するた
め、スイッチング時間がＶＴＮの電位降下分短かくなる
。
端子１のデータが、Ｈ”→” Ｌ ”レベルへと変化し
ているなめ、期間Ｔ３でクロック端子２か” Ｈ”レベ
ルになると、相補型トランスファゲート３とインバータ
９，１０とトライステートバッファ１５を介してトライ
ステートバッファ１５の出力がＶＤＤ ＶＴＮの電位
の“′Ｈパレベルから“′Ｌ′”レベルへ負荷抵抗２４
を介して負荷容量２５の電荷を放電しながら変化するた
め、スイッチング時間がＶＴＮの電位降下分短かくなる
。
クロック端子２が”Ｌ″ルベルなりインバータ４の出力
が“′Ｈ゛ルベルになったとき、インバータ４．７の出
力が“Ｈ″レベルなり、トライステートバッファ１１の
出力が” Ｈ”レベルのためインバータ１３の出力が゛
Ｈ°゛レベルとなり、Ｎチャンネルトランスファゲート
１８がＯＮＬ、Ｎチャンネル１−ランスファゲート１８
を抵抗１９と負荷抵抗２４を介して負荷容量２５が充電
され接続点２０の電位が上昇する。
が“′Ｈ゛ルベルになったとき、インバータ４．７の出
力が“Ｈ″レベルなり、トライステートバッファ１１の
出力が” Ｈ”レベルのためインバータ１３の出力が゛
Ｈ°゛レベルとなり、Ｎチャンネルトランスファゲート
１８がＯＮＬ、Ｎチャンネル１−ランスファゲート１８
を抵抗１９と負荷抵抗２４を介して負荷容量２５が充電
され接続点２０の電位が上昇する。
この時、クロックドインバータ８とインバータ９で“Ｌ
”レベルを保持しているため、インバータ１０の出力も
゛′Ｌ″レヘルレベる。充電によって接続点２０の電位
が上昇するとＰチャンネルトランスファゲート１６のソ
ース及びゲートのトレインに電位差を生し、Ｐチャンネ
ルトランスファゲート１６かＯＮするため接続点２０の
レベルはＧＮＤよりＰチャンネルトランスフアゲ−１〜
１６のスレショールド電圧Ｖ７ｐだけ電位上昇したＶＴ
ＰＩとなり、この電位で安定する。
”レベルを保持しているため、インバータ１０の出力も
゛′Ｌ″レヘルレベる。充電によって接続点２０の電位
が上昇するとＰチャンネルトランスファゲート１６のソ
ース及びゲートのトレインに電位差を生し、Ｐチャンネ
ルトランスファゲート１６かＯＮするため接続点２０の
レベルはＧＮＤよりＰチャンネルトランスフアゲ−１〜
１６のスレショールド電圧Ｖ７ｐだけ電位上昇したＶＴ
ＰＩとなり、この電位で安定する。
このＩＶＴＰＩはインバータ２６の論理しきい値電圧よ
り低いため、出力端子２７には”Ｈ”レベルが出力され
る。この時負荷容量２５は１Ｖｔｐレベルで充電されて
いる。
り低いため、出力端子２７には”Ｈ”レベルが出力され
る。この時負荷容量２５は１Ｖｔｐレベルで充電されて
いる。
期間Ｔ４のクロ、ツタ端子２か“Ｌ゛レベル期間に入力
端子１が“Ｌ″ルベル→’ Ｈ”レベルへ変化している
なめ、期間Ｔ５のクロック端子２が゛′Ｈ′ルベルにな
ると相補型トランスファゲート３とインバータ９，１０
とトライステートバッファ１５を介して、トライステー
トバッファ１５の出力がＩＶＴＰＩの電位の゛Ｌ″レベ
ルから“Ｈ“レベルへ負荷抵抗２４を介して負荷容量２
５を充電しながら変化するため、スイッチング時間がＶ
ＴＰ）の電位上昇分短かくなる。
端子１が“Ｌ″ルベル→’ Ｈ”レベルへ変化している
なめ、期間Ｔ５のクロック端子２が゛′Ｈ′ルベルにな
ると相補型トランスファゲート３とインバータ９，１０
とトライステートバッファ１５を介して、トライステー
トバッファ１５の出力がＩＶＴＰＩの電位の゛Ｌ″レベ
ルから“Ｈ“レベルへ負荷抵抗２４を介して負荷容量２
５を充電しながら変化するため、スイッチング時間がＶ
ＴＰ）の電位上昇分短かくなる。
この例では、Ｎチャンネルトランスファゲート１４及び
Ｐチャンネルトランスファケート１６が１個の場合につ
いて説明したが、Ｎチャンネルトランスファゲートを直
列に複数（Ｎ個）接続した場合や、Ｐチャンネルトラン
スファゲートを直列に複数（Ｍ個）接続した場合、ＶＤ
Ｄ Ｖ ＴＮ Ｘ Ｎ又はＩＶＴＰＩＸＭの電位より
スイッチングを開始するため、スイッチング速度を早め
ることができる。
Ｐチャンネルトランスファケート１６が１個の場合につ
いて説明したが、Ｎチャンネルトランスファゲートを直
列に複数（Ｎ個）接続した場合や、Ｐチャンネルトラン
スファゲートを直列に複数（Ｍ個）接続した場合、ＶＤ
Ｄ Ｖ ＴＮ Ｘ Ｎ又はＩＶＴＰＩＸＭの電位より
スイッチングを開始するため、スイッチング速度を早め
ることができる。
又Ｎチャンネルトランスファゲート１４又はＰチャンネ
ルトランスファゲート１６の片方のみ存在する回路にす
れば” Ｈ”レベルより′Ｌ′”レベルへのスイッチン
グ、もしくは” Ｌ ”レベルより” Ｈ”レベルへの
スイッチングスピードのみを早める効果も得られる。
ルトランスファゲート１６の片方のみ存在する回路にす
れば” Ｈ”レベルより′Ｌ′”レベルへのスイッチン
グ、もしくは” Ｌ ”レベルより” Ｈ”レベルへの
スイッチングスピードのみを早める効果も得られる。
以上説明したように、本発明はラッチ回路の出力がスイ
ッチングする時に、Ｖｏｏ ＶＴＮ、ｌ ＶＴＰの電
圧からスイッチを開始するために、出力を受ける回路の
論理スレショールド電圧まで充放電する時間を短かくで
き、その結果スイッチング時間を短かくできる効果があ
る。
ッチングする時に、Ｖｏｏ ＶＴＮ、ｌ ＶＴＰの電
圧からスイッチを開始するために、出力を受ける回路の
論理スレショールド電圧まで充放電する時間を短かくで
き、その結果スイッチング時間を短かくできる効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示すラッチ回路の一使用例を示す回路図、第３図は
第１図及び第２図の動作タイミングと電位レベルを示す
波形図、第４図は従来の一例を示す回路図、第５図は第
４図の動作タイミング及び電位レベルを示す波形図であ
る。 １・・・入力端子、２・・・クロック端子、３・・・相
補型トランスフアゲ−１〜、４，５，６，７，９，１０
゜１．１．１２・・・インバータ、８・・・クロックド
インバータ、１２．１７・・・ＮＡＮＤ回路、１．４．
１８・・・Ｎチャンネルトランスファゲート、１５・・
・トライステートバッファ、１６．２２・・・Ｐチャン
ネルトランスファゲート、１９．２１・・・抵抗、２０
・・・１４と１９と１６と２１の接続点、２３・・・出
力端子、２４・・・負荷抵抗、２５・・・負荷容量、２
７・・・出力端子、２８・・・ラッチ回路、２つ・・・
ラッチ回路。
図に示すラッチ回路の一使用例を示す回路図、第３図は
第１図及び第２図の動作タイミングと電位レベルを示す
波形図、第４図は従来の一例を示す回路図、第５図は第
４図の動作タイミング及び電位レベルを示す波形図であ
る。 １・・・入力端子、２・・・クロック端子、３・・・相
補型トランスフアゲ−１〜、４，５，６，７，９，１０
゜１．１．１２・・・インバータ、８・・・クロックド
インバータ、１２．１７・・・ＮＡＮＤ回路、１．４．
１８・・・Ｎチャンネルトランスファゲート、１５・・
・トライステートバッファ、１６．２２・・・Ｐチャン
ネルトランスファゲート、１９．２１・・・抵抗、２０
・・・１４と１９と１６と２１の接続点、２３・・・出
力端子、２４・・・負荷抵抗、２５・・・負荷容量、２
７・・・出力端子、２８・・・ラッチ回路、２つ・・・
ラッチ回路。
Claims (1)
- ラッチとトライステートバッファとトランスファゲート
を有し、ラッチの出力とトライステートバッファに入力
が接続され、トライステートバッファの出力許可信号は
、ラッチクロックと同相の信号が入力され、クロックの
立下り時に１パルスを発生するパルス発生回路と、前記
パルス発生回路により、トライステートバッファの出力
に蓄積されている電荷を放出させる回路とＮチャンネル
トランスファゲートもしくはＰチャンネルトランスファ
ゲートのゲートとソースがラッチの出力に接続されドレ
インがトライステートバッファの出力に接続することに
より、トライステートバッファの出力ラインを一定電位
に保つ回路とを含むことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195535A JPH0244809A (ja) | 1988-08-04 | 1988-08-04 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195535A JPH0244809A (ja) | 1988-08-04 | 1988-08-04 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244809A true JPH0244809A (ja) | 1990-02-14 |
Family
ID=16342708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195535A Pending JPH0244809A (ja) | 1988-08-04 | 1988-08-04 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164023A (ja) * | 1990-10-29 | 1992-06-09 | Wakoudou Kk | 坐剤用基剤 |
-
1988
- 1988-08-04 JP JP63195535A patent/JPH0244809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164023A (ja) * | 1990-10-29 | 1992-06-09 | Wakoudou Kk | 坐剤用基剤 |
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