JPH0244912A - ゲート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、その並列接続ドレイン・ソース通路によりア
ナログ信号ゲートを構成するよう配置したＮチャネル絶
縁ゲート電界効果トランジスタおよびＰチャネル絶縁ゲ
ート電界効果トランジスタと２つの電界効果トランジス
タをターン　オンもしくはターン　オフするため関連の
ゲート電極に接続した制御回路とを含むゲート回路に関
するものである。この種形式のゲート回路は公知であり
、例えば、マルチプレクサにおけるアナログ半導体スイ
ッチとして使用されている。

〔従来の技術〕

通常ＭＯ５（Ｍｅｔａｌ　０ｘｉｄｅ　５ｉｌｉｃｏｎ
　　；金属酸化物珪素）トランジスタと呼ばれる現在の
絶縁ゲート電界効果トランジスタの有効チャネル長の減
少ならびに標準電源電圧へ向かう趨勢の結果、）’１０
Ｓトランジスタ内の電界の強さは着実に増加しつつある
。ＭＯＳ　　トランジスタのドレイン領域の近傍の電界
の強さが２ないし３・１０’Ｖ／ｃｍより大きい値を有
する場合、この領域は多数の高エネルギー電子およびホ
ールを含み、それらの高い速度の結果、これらの電荷キ
ャリヤは半導体材料の原子と衝突するので、電荷キャリ
ヤは全方向に散乱する。これらの散乱電荷キャリヤは部
分的にゲート酸化物に到達し、そこで速度を落として固
定電荷として残留する。

前記固定電荷はＭＯＳ　　ｌ−ランジスタのスレショー
ルド電圧に変化をもたらす。すなわち、固定電荷の量に
応じて、スレショールド電圧にかなりの偏移が生じ、そ
の結果として、ＭＯＳトランジスタの特性が仕様から相
当かけ離れたものとなり、その信頼度も低下する。実際
には、ＭＯＳ　　ｌ−ランジスタのスレショールド電圧
の１００ｍＶ以」二の変化は一般的に受容できない。

半導体基板内にバイポーラ構成素子と電界効果トランジ
スタの双方を形成するＢＪＨＯ３技術の場合は、関連の
電界効果トランジスタの寿命期間中にスレショールド電
圧が１００ｍＶ以上変化しないようにするためには、導
電状態における最大許容可能ドレイン・ソース電圧はＮ
チャネルＭＯＳトランジスタに対して約５．５■、Ｐチ
ャネルＭＯ３ｌ−ランジスタに対して約８．５Ｖと考え
られている。ＰチャネルＭＯ５）ランジスタに対する許
容可能ドレイン・ソース電圧の方が高いのは、Ｐチャネ
ルＭＯ３トランジスタにおいては、自由電荷キャリヤは
主としてホールで、電子より低い移動度を有し、換言す
れば、ホールは同じ電界の強さにおいてより低い加速度
を経験しているという事実によるものである。非導電状
態においては、最大許容可能ドレイン・ソース電圧は充
分高い値を有し、これは主に、トランジスタのゲート酸
化物および寄生ダイオードのブレークダウンによるもの
と考えられる。

英国の技術文献においては、上記の効果は“熱キヤリヤ
効果（ｈｏｔ−ｃａｒｒｉｅｒ　ｅｆｆｅｃｔ）　”と
呼ばれており、この結果として、８１ＭＯ３技術におけ
る電界効果トランジスタを使用して構成したゲート回路
では、なんらかの付加的ステップをとらない限り、約１
．７５Ｖ以下のｒ、ｍ、ｓ、　（実効値）を有する信号
のみを扱いうるに過ぎない。したがって、信号ゲートに
供給される前に、相当量の信号を減衰させなげればなら
ない。しかし、これは、信号強度が減少する一方、減衰
器の寄与による雑音の結果、不所望の信号雑音比の劣化
を招来する。

〔発明が解決しようとする課題〕

本発明の目的は、少なくとも使用するＮチャネルＭＯＳ
　トランジスタの導電状態における最大許容可能ドレイ
ン・ソース電圧より高い電圧を有する信号を取扱いうる
ような前述形式のゲート回路を提供しようとするもので
ある。

〔課題を解決するための手段〕

この目的を達成するため、本発明ゲート回路は少なくと
も所定値より低いドレイン・ソース電圧でＮチャネル電
界効果トランジスタをターン　オンさせる手段を具えた
ことを特徴とする。

前述のように、ＮチャネルＭＯＳ　　ｌ−ランジスタの
オン状態における最大許容可能ドレイン・ソース電圧は
ゲート回路が究極的に完全な導電状態に駆動されるよう
指令する。該手段の目的はそのドレイン・ソース電圧が
導電状態における最大許容可能電圧に等しいかそれより
小さいときだけのゲート回路のＮチャネル電界効果トラ
ンジスタを導電状態に駆動することである。導電期間中
、ドレイン・ソース電圧は既知の方法でゲート回路と直
列に適当な負荷抵抗を配置することにより充分低い値に
保持することができる。

オン状態におけるＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯ５）ランジスタ間の最大許容可能ドレイン・
ソース電圧の差を使用するようにした本発明ゲート回路
の一実施例の場合、該手段はＰチャネル電界効果トラン
ジスタより遅延してＮチャネル電界効果トランジスタを
ターン　オンさせるため制御回路に接続した遅延手段を
含むことを特徴とする。前記遅延手段は実際に知られて
いる種々の方法で構成することができる。

取扱うべき信号の強さをＰチャネノＩ／ＭＯＳトランジ
スタのオン状態における最大許容可能ドレイン・ソース
電圧より小と仮定した場合は、このトランジスタは任意
の付加的手段を必要とせず、制御回路により直接導電状
態に駆動されることができる。負荷、寸法およびゲート
回路に供給される信号強度により、ドレイン・ソース電
圧はある時間の後、ＮチャネルＭＯＳ　　ｌ−ランジス
タのオン状態における最大許容可能値以下に減少し、そ
の後ＮチャネルＭＯＳトランジスタはなんらの問題なし
にターン　オンされることができる。

このようにして、ゲート回路はＮチャネルＭＯＳトラン
ジスタの最大許容可能ドレイン・ソース電圧より大きい
信号を取扱うことが可能となる。

８１ＭＯ３技術におけるＰチャネルＭＯ３＋−ランジス
タは約２．７５Ｖのｒ、ｍ、ｓ、値（実効値）を有する
信号を扱うことができる。

実際には、遅延時間は例えば、ゲート回路の最大負荷（
容量性）および取扱うべき最大信号強度のような関連回
路内で起こる可能性のある最悪の場合の条件に適応させ
ている。ゲート回路をターン　オフさせるに際しては、
熱キヤリヤ効果を考慮するを要しない。それは、ターン
　オフの瞬間には、２つのＭＯＳトランジスタを横切る
ドレイン・ソース電圧はまだ低く、オン状態におけるＮ
チャネルＭＯＳトランジスタの最大許容可能ドレイン・
ソース電圧以下であることによる。

また、ＢＩＭＯＳ技術を使用するのにきわめて適し、か
つ取扱うべき最大信号電圧より低い駆動電圧でゲート回
路を駆動しろるようにした本発明回路の一実施例の場合
は、該制御回路はＮチャネル電界効果トランジスタおよ
びＰチャネル電界効果トランジスタの第１および第２直
列配置を具えて、前記直列配置の各々を第１および第２
電源端子に結合し、１導電形式の電界効果トランジスタ
を相互に交差接続して双安定トリガ回路を形成させ、信
号ゲートのＮチャネル電界効果トランジスタおよびＰチ
ャネル電界効果トランジスタを制御するため、第１直列
配置の他の導電形式の電界効果トランジスタのゲート電
極をインハーク回路を介して、また第２直列配置の対応
する導電形式の電界効果トランジスタのゲート電極を直
接制御入力端子に結合し、前記信号ゲートの電界効果ト
ランジスタのゲート電極をそれぞれ第１および第２直列
配置に結合するとともに、該制御回路はさらに、第１お
よび第２直列配置とカスコードに配置した１またはそれ
以上の他の電界効果トランジスタを含み、そのゲート電
極により１またはそれ以上の補助電圧を供給するだめの
１またはそれ以上の端子を構成させるようにしたことを
特徴とする。

双安定トリガ回路はアナログ信号ゲートのＮチャネルＭ
Ｏ５）ランジスタをＰチャネルＭＯ５＋・ランジスタに
対し遅延してターン　オンさせるのに適するような遅延
時間を与えることができる。

第１および第２電源端子に供給すべき電圧は、取扱う最
大信号電圧により指図される。第１および第２直列配置
のＭＯＳ　　）ランジスクをカスコード接続することに
より各ＭＯＳトランジスタに対して、オン状態における
ドレイン・ソース電圧を最大許容値より低い値とし、こ
のようにして形成される制御回路におけるＭＯＳ　　）
ランジスクの劣化を排除することができる。

信号ゲートのＮチャネルＭＯ３）ランジスタのターン　
オン遅延は制御回路のＭＯＳトランジスタの寸法を適当
に選択することにより調整することができる。本発明の
他の実施例においては、第１および第２直列配置の電界
効果トランジスタのドレイン・ソース　チャネルの幅対
長さ比を１導電形式のトランジスタに対し他の導電形式
のトランジスタのそれより小としたことを特徴とする。

より大きい寸法を有する他の導電形式の４ＯＳトランジ
スタは、それに結合し、かつより小さいチャネル寸法を
有する１導電形式のトランジスタより高い寄生容量を呈
するので、２つの直列配置の電圧レベルは該寄生容量の
充電および放電の結果としての相互遅延により相互に変
化する。したがって、該配置に供給される信号ゲートの
ＮチャネルおよびＰチャネルＭＯＳトランジスタのゲー
ト電極は、必要に応じて相互に遅延してスイッチされる
。

さらに、第１直列配置の１導電形式の電界効果トランシ
タのドレイン・ソース　チャネルの幅対長さの比を第２
直列配置の対応する電界効果トランジスタのそれより小
とした場合は、信号ゲートのＮチャネルＭＯＳトランジ
スタをＰチャネルＭＯＳトランジスタに対し遅延してタ
ーン　オンさせることができる。

また、ゲート回路の並列接続ＭＯＳトランジスタを導電
状態に駆動する際のドレイン・ソース電圧を減少させる
ための本発明回路の他の実施例においては、該手段は信
号ゲートを少なくとも１つの補助電圧に接続するため、
アナログ信号ゲートと直列に配置したスイッチング手段
を具えたことを特徴とする。

この実施例においては、ゲート回路のＮチャネルおよび
ＰチャネルＭＯ３）ランジスタをターンオンする前に、
付加的スイッチング手段を介して、ある時間ゲート回路
の一方の側に補助電圧を供給し、この補助電圧とゲート
回路の他の側に接続した信号源との間の最大電圧差をＮ
チャネルＭＯＳトランジスタのオン状態における最大許
容可能ドレイン・ソース電圧に等しいかそれより小とな
るようにしている。制御回路に上述の遅延手段を設けた
場合は、最大電圧差はＰチャネルＭＯ３）ランジスタの
導電状態におけるより高い最大ドレイン・ソース電圧に
等しいかそれより小とすることができる。

また、補助電源への一時的接続は、例えば、アナログ　
マルチプレクサの場合のように、複数の信号源をゲート
回路を介して共通のバスに接続し、−時に１つのゲート
回路のみをターン　オンさせるようにする場合にも好都
合である。これは、共通のバスに対する瞬時電圧差がオ
ン状態におけるＭＯＳ　　Ｉ−ランジスタの最大許容可
能ドレイン・ソース電圧より大きいような電圧を有する
他の信号源を選択しようとするとき問題を提起する。バ
スを以前それに結合したゲート回路のカントオフ後ある
時間にわたって補助電圧源に接続するようにした場合は
、バスをターン　オンすべきゲート回路のＭＯＳ　　Ｉ
−ランジスタのオン状態における最大のドレイン・ソー
ス電圧を超えないような電圧に導くことができる。

また、最大の信号源電圧の１／２に等しい値を有する１
つの補助電圧のみを使用して、一般のゲート回路により
ＮチャネルＭＯＳ　　ｌ−ランジスクのオン状態におけ
る最大許容可能ドレイン・ソース電圧の２倍の最大電圧
値を有する信号を扱うことができる。

また、付加的スイッチング手段それ自体は並列接続Ｎチ
ャネルＭＯ５）ランジスタおよびＰチャネルＭＯ３）ラ
ンジスタを含むゲー１へ回路により構成することも可能
である。前述のような遅延手段を使用することなしに、
ＮチャネルＭＯＳ　　トランジスタのオン状態における
最大許容可能ドレイン・ソース電圧の２倍より高い信号
電圧を取扱わなげればならない場合は、同じような方法
で複数の補助電圧および他の制御回路を有する付加的ス
イッチング手段を使用して、段階的にバスを所望電圧に
導くようにすることもできる。

〔実施例〕

以下図面により本発明を説明する。

第１図は並列接続トレイン・ソース通路を有するＮチャ
ネルＭＯＳ　　ｌ〜ランジスタＮ、およびＰヂャネルＭ
Ｏ３）ランジスタＰ１を示す。このように形成したアナ
ログ信号ゲートの一方の側には信号源１を接続し、他の
側には負荷２を接続する。トランジスタＰＩはそのゲー
ト電極を端子３に接続し、制御信号を供給するようにす
る。また、相補的制御信号を供給するため、トランジス
タＮ、のゲートをインバータ回路４を介して端子３に接
続する。この場合、ゲート回路は、端子３上の制御電圧
の大きさに従属してオン状態またはオフ状態となる。

正常状態のもとにおいては、インパーク回路は端子３か
らトランジスタＮ、のゲート電極への転送に当たり、２
つのＭＯＳ　　）ランジスタがほとんど同時に駆動され
るような小さい遅延を生ずる。したがって、実際上、こ
の回路に対する最大の許容可能信号源電圧はＮチャネル
ＭＯＳトランジスタのオン状態における最大の許容可能
ドレイン・ソース電圧に等しい。

第２図は本発明ゲート回路の実施例の基本回路を示すも
ので、この回路は第１図示回路と比較したとき、端子３
とトランジスタＮ１のゲート電極間の接続内に、端子３
上の制御電圧のトランジスタＮ１のゲート電極への遅延
転送のための付加的遅延回路５を配置している。遅延回
路の遅延時間は、トランジスタＰ、のターン　オンの結
果、ドレイン・ソース電圧がＮチャネルＭＯＳ　　ｌ−
ランジスタＮ１のオン状態における最大許容可能ドレイ
ン・ソース電圧より低くなったときだけターン　オンす
るようこれを選定する。遅延回路５は既知の種々の方法
で構成することができる。

熱キヤリヤ効果（ｈｏｔ−ｃａｒｒｉｅｒ　ｅｆｆｅｃ
ｔ）の結果としてのＭＯＳ　　）ランジスタの劣化の傾
向を最小にするためには、実際上、遅延時間を最悪の場
合の作動条件、すなわち最大の信号源信号および最大（
容量性）負荷に適応させる必要がある。

ＢＩＭＯ５技術におけるＭＯＳトランジスタに対しては
、最大信号源電圧は８■とすることができる。

したがって、第２図示回路は、減衰手段を使用すること
なく、例えば、最大２．７５Ｖのｒ、ｍ、ｓ、値（実効
値）を有する正弦波交番電圧を取扱うためのもので、こ
れは２．５■のｒ、ｍ、ｓ、値を有する電圧を取扱う必
要のある多くの実際的用途があることから有効である。

第３図は第２図示回路の実用例を示すもので、この場合
は遅延回路５およびインハーク回路４を１つのユニット
を形成するよう集積させている。

図示回路はそれぞれ２つのＮチャネルＭＯＳトランジス
タＮ２．Ｎ４およびＮ＋、Ｎｓと縦続に配置したＰチャ
ネルＭＯ５）ランジスタＰＺＩ　Ｐ３の第１および第２
直列配置を含む。トランジスタＰ２．　Ｐ３のソース電
極は信号接地に対して正の電源電圧を供給するため、こ
れらを第１電源端子６に接続し、トランジスタＮ２．　
ＮＧのソース電極は信号接地に接続した第２電源端子７
に接続する。第１電源端子６と第２電源端子７との間に
は８Ｖの最大電圧を供給することができる。トランジス
タＰ２およびＰ３のソース電極およびゲート電極は相互
に交差結合して双安定トリガ回路を形成させる。カスコ
ード　トランジスタＮ４およびＮ５のゲート電極は第２
電源端子７に対して５■の電圧を供給するため、これら
を第３電源端子８に接続する。

図示制御回路は、さらに、ＰチャネルＭＯ５）ランジス
タＰ４とＮチャネルＭＯＳトランジスタＮ６の直列配置
よりなる既知のインバータ回路を含み、前記トランジス
タＰ４のソース電極を第３電源端子８に接続し、トラン
ジスタＮ６のソース電極を第２電源端子７に接続する。

また、第１直列配置のトランジスタＮ２のゲート電極を
インバータ　トランジスタＰ４およびＮ６間の接続点に
接続し、トランジスタＰ４．　Ｎ６およびＮ３のゲート
電極を制御信号端子３に接続する。

また、図示アナログ信号ゲート回路はトランジスタＰ、
およびＮ１を含み、前記トランジスタＰ、のゲート電極
をトランジスタＰ３のドレイン電極に接続し、トランジ
スタＮ、のゲート電極をトランジスタＰ２のドレイン電
極に接続する。さらに、ＰチャネルＭＯ５Ｉ−ランジス
クの基板を関連の電源端子に接続し、Ｎチャネ／ｌ、Ｍ
ＯＳ　　ｌ−ランジスクの基板を信号接地端子７に接続
する。

実際には、前記制御回路は、例えば８■で電源端子６に
、５■で電源端子８に接続し、かつ、５Ｖのような通例
の論理信号を使用したゲート回路を作動させるための電
圧レベル変換器ならびにＮチャネルＭＯ３）ランジスタ
Ｎ１にターン　オン遅延を与えるための双安定トリガ回
路を含む。回路の作動は以下のとおりである。

いま、すべてのＭＯＳトランジスタをエンハンスメント
形とした場合は、端子３上の制御電圧がＮチャネルＭＯ
Ｓ　　ｌ−ランジスタがターン　オンされるスレショー
ルド電圧より小さい（論理値“０”信号に対応）とき、
トランジスタＰ４．　ＮＺ、　Ｎ４およびＰ３はターン
　オンされ、１−ランジスクＮｂ、　１１１＋　Ｎｓお
よびＰ２はカット　オフされる。この場合、ゲート回路
はターン　オフされる。

端子３上の制御電圧が論理値゛１゛°信号に対応する５
Ｖになった場合は、トランジスタＮｂ、　＋１＋および
Ｎ５がターン　オンされ、トランジスタＰ＋のゲート電
極の電圧を低下させて（寄生容量の放電）、そのソース
電極上の電圧からスレショールド電圧を減じたものより
小さくなるようにするので、トランジスタＰＩはターン
　オンされる。さらに、トランジスタＮ２およびＮ４が
カット　オフ状態の場合は、（関連ブランチの寄生容量
の大きさにより）トランジスタＰ２はターン　オンされ
、トランジスタＰ３はターン　オフされる。かくして、
ゲート回路のトランジスタＮ、のデー１〜電極上の電圧
はそのソース電圧プラス　スレショールド電圧より高く
なるのでトランジスタＮ、も導電状態に駆動される。

熱キヤリヤ効果の結果としてのＮチャネルＭＯＳトラン
ジスタＮ、の劣化を排除するため、ターンオン遅延は、
トランジスタＰ１のターン　オンによりドレイン・ソー
ス電圧がＭＯＳ　　）ランジスタＮ１のオン状態におけ
る最大許容可能ドレイン・ソース電圧以下に減少するよ
うなものとする必要がある。

前述したように、１〜ランジスタＮ１のターン　オン遅
延は制御回路内のＮチャネルＭＯＳ　　ｌ−ランジスタ
のドレイン・ソース　チャネルの幅対長さ比をＰチャネ
／ｌ／ＭＯ５）ランジスタＰ２およびＰ３のドレイン・
ソース　チャネルの幅対長さ比より大きくすることによ
り増大させることができる。実際には、ＮチャネルＭＯ
Ｓ　　）ランジスタのドレイン・ソースチャネルの幅対
長さ比がトランジスタＰ２およびＰ３のドレイン・ソー
ス　チャネルの幅対長さ比の４倍であるような構成とす
ることにより好ましい結果を得ることができる。

遅延は、トランジスタＰ２のドレイン・ソースチャネル
の幅対長さ比をトランジスタＰ３のそれより小とするこ
とによりさらに増大させることができる。ゲート回路の
トランジスタＮ、をこの回路のトランジスタＰより遅く
ターン　オンさせることもできる。第３図示回路の場合
、これはゲート回路がより高い容量性負荷をとりうるこ
とを意味する。

端子３の高い制御電圧および低い制御電圧の双方に対し
て、制御回路は無電流であるため、ＮチャネルＭＯＳト
ランジスタの劣化は起こらない。トランジスタＮ２およ
びＮ３は、それらの関連のドレイン・ソース電圧がオン
状態における最大許容可能ドレイン・ソース電圧より大
きい場合のスイッチング期間中のみターン　オン可能で
ある。第３図示回路の場合、この問題はそれぞれトラン
ジスタＮ２またはＮ３とカスコードに他のＮチャネルＭ
ＯＳトランジスタＮ４またはＮ５を配置することにより
解決している。

カスコード　トランジスタＮ４．　Ｎ５のドレイン・ソ
ース　チャネルの幅対長さ比を例えばトランジスタＮ２
およびＮ３のそれの２倍にすることにより、関連のＮチ
ャネルＭＯ５）ランジスタ間のドレイン・ソース電圧が
オン状態における最大許容可能ドレイン・ソース電圧よ
り大きくならないようにすることができる。

さらに、信号ゲートのＰチャネルＭＯ３）ランジスタの
オン状態における最大許容可能ドレイン・ソース電圧よ
り高い電圧値を有する信号を扱わなければならない場合
はＮチャネル　トランジスタおよびＰチャネル　トラン
ジスタの双方に対して制御回路内に若干数のカスコード
　トランジスタを配置することが必要となる。

第４図はこの種回路の実施例を示すもので、図において
は、トランジスタＰ４およびＮ６（第３図参照）を含む
インバータ回路をインバータ９で記号的に図示しである
。端子１０．１１にはゲート回路（図示せず）を接続す
るを要すること勿論である。

また、トランジスタＮ４およびＮ、の相互接続ゲート電
極にばＮチャネルＭＯ３）ランジスタのオン状態におけ
る最大許容可能ドレイン・ソース電圧とＭＯＳトランジ
スタのスレショールド電圧の和に等しい電圧を供給する
必要がある。さらに、トランジスタＮ７およびＮ８の相
互接続ゲート電極には最大許容可能ドレイン・ソース電
圧の２倍とスレショールド値との和に等しい電圧を供給
し、また、トランジスタＰ５およびＰ６の相互接続ゲー
ト電極には、電源電圧からスレショールド電圧の絶対値
およびＰチャネルＭＯＳトランジスタのオン状態におけ
る最大ドレイン・ソース電圧を滅した値に等しい電圧を
供給する必要がある。この場合、複数の付加的補助電源
とのカスコード配置を使用することにより、さらに高い
電圧を扱いうるようにすることもできる。

第３図および第４図に示す信号ゲート制御回路は、トラ
ンジスタＰ２およびＰ３の関連のドレイン電極およびゲ
ート電極の代わりに、トランジスタＮ２およびＮ３の関
連のドレイン電極およびゲート電極を交差結合し、ゲー
ト回路を制御する制御信号をトランジスタＰ３のゲート
に供給するほか、インバータを介してトランジスタＰ２
のゲートに供給することにより、簡単に変形することが
できる。この場合にも、電源電圧に従属して１またはそ
れ以上のカスコード　トランジスタを配置することが必
要である。また、ゲート回路のトランジスタのデー１〜
電極への制御回路の直接結合はさておき、１またはそれ
以上の中間駆動段を介してこの回路を制御することもで
きる。

第５ａ図はＮチャネル電界効果トランジスタのオン状態
における最大許容可能ドレイン・ソース電圧より低いド
レイン・ソース電圧でアナログ信号ゲートをターン　オ
ンさせる回路の他の実施例の基本回路図である。

第５ａ図は、本質的に、複数の信号源ＳＩ＋Ｓ２＋　・
・・Ｓ、、をそれぞれアナログ信号ゲー１’　Ｇ＋　、
　Ｇｚ、・・・Ｇ１１を介してハス１２に接続し、ゲー
トの１つののを導電状態（ソース　セレクタ）としたシ
ステムを示すもので、図では簡単のため、アナログ　ゲ
−ト回路ＧＩ＋　Ｇ２＋　・・・＋　Ｇｎをスイッチと
して表示しである（ただし、ｎはＯより大きい整数であ
る）。

このようなソース　セレクタの場合には、他の信号源を
選定しなければならないとき、種々の問題が起こる。瞬
時的に導電状態のゲート回路、例えばＧ、がターン　オ
フされる直前には、ハス１２は、例えば、８■の信号源
別の瞬時電圧にある。ゲート回路Ｇ、がターン　オフさ
れ、ゲート回路Ｇ２がターン　オンされた場合は、Ｇ２
を横切るドレイン・ソース電圧はハス１２と信号Ｂｓｚ
間の瞬時的電圧差に等しい。ソース電圧は当初未知であ
るので、Ｇ２を横切るドレイン・ソース電圧は信号源Ｓ
２がＯ■の電圧を有する場合には、ＢＩＭＯ５技術にお
けるＮチャネルＭＯＳトランジスタのオン状態での最大
許容可能ドレイン・ソース電圧より大きい。本実施例に
おいては、最大ドレイン・ソース電圧は８Ｖであるので
、第２図ないし第４図に示すような方法でゲート回路Ｇ
、、　Ｇ２、・・・、Ｇ、、を構成することができる。

本発明による他の可能性は、図示のように、付加的ゲー
ト回路Ｇａを介してバス１２に接続したイ」加的補助信
号源Ｓａを使用することである。本実施例の場合、この
補助信号源は例えば、４Ｖの直流電圧を有する。１つの
信号源から他の信号源への切換え期間中に、この補助電
圧が一時的に供給されて、ハス１２が４■の電圧になっ
た場合には、ゲート回路Ｇｌ＋　Ｇ２＋　・・・＋　Ｇ
４および付加的ゲート回路Ｇ、を横切るドレイン・ソー
ス電圧は常に４■に限定される。これを第５ｂ図に関し
説明する。

第５ｂ図は８■信号源ＳｌからｏＶ電源ｓ２への切換え
期間中における時間ｔの関数としてのゲート回路Ｇｚ　
ＧｚおよびＧａの両端のドレイン・ソース電圧■。を示
すグラフである。

時間ｔ。には、ゲート回路Ｇ１が導電状態で、ゲート回
路Ｇ２およびＧＩｌはカント　オフ状態である。

時間ｔ、には、デー１−回路Ｇ１はカット　オフ状態と
なり、ハス１２は瞬時的に８Ｖの電圧となる。ゲート回
路Ｇ、がカンＩ・　オフ状態になった後、時間ｔ２には
ゲート回路Ｇ８がターン　オンされ、その結果、ハス１
２ばその結果的容量性負荷に従属する割合の電圧が４■
まで上昇する。かくして、Ｇｌを横切るドレイン・ソー
ス電圧はＯ■から４Ｖまで増加し、Ｇ２を横切るドレイ
ン・ソース電圧は８Ｖから４■に減少し、またＧａを横
切るドレイン・ソース電圧は４■から０■に減少する。

次いで、時間ｔ３には、付加的ゲート回路Ｇ８は再びタ
ーン　オンされ、時間ｔ４にはゲート回路Ｇ２がターン
　オンされる。かくして、このゲート回路Ｇ２のターン
　オン期間中６２を横切るドレイン・ソース電圧は４Ｖ
、すなわち、Ｇ２のＮチャネルＢＩＭＯ３ｌ−ランジス
タのオン状態における最大許容可能ドレイン・ソース電
圧以下となる。したがって、バスは、その結果的容量性
負荷に従属するレートで新しい信号源Ｓ２の電圧に到達
する。

この実施例は、任意のゲート回路がターン　オンされた
とき、この回路の両端のドレイン・ソース電圧は常に４
Ｖより小さいことを示している。

−船釣に、第５ａ図示回路配置を使用するときは、第１
図に示すようなりＩＭＯ５技術におけるゲート回路に対
して取扱われるべき最大信号源電圧は、Ｎチャネル電界
効果トランジスタのオン状態における最大ドレイン・ソ
ース電圧の２倍の値に等しくすることができ、その場合
には、補助信号源電圧は、最大信号源電圧の１７２に等
しくする必要がある。また、第３図示ゲート回路を使用
する場合にはＢＬＭＯ３ｌ−ランジスクに対して取扱う
べき最大信号源電圧は約１１Ｖ　（ＮチャネルＭＯ３ｌ
−ランジスタのオン状態における最大ドレイン・ソース
電圧の２倍）に等しくすることさえ可能である。

さらに高い信号を扱おうとする場合は、例えば、第４図
に示すよう構成したゲート回路もしくはゲート回路を横
切るトレイン・ソース電圧をステップ状に供給するよう
形成した第６図示実施例を使用することができる。

第６図は関連のゲート回路を介して複数の信号源を接続
可能としたバス１２を示す。図においては、簡単のため
、１つの信号源Ｓ、のみを示しである。

また、図示配置はライン１３の電圧とスイッチ　オンす
べき信号源の電圧の双方を測定する測定回路１４を含む
ほか、複数の付加的ゲート回路Ｇｌ＋　Ｇｚ・・・、Ｇ
よをライン１３に接続し、さらに前記ゲート回路をはし
ご形抵抗回路ＲＩ＋　Ｒ２＋　・・・＋Ｒｋを介して補
助電圧Ｓｉｒ　Ｓ２＋　・・・＋Ｓｋに結合している（
ただし、ｋはＯより大きい整数である）。前記はしご形
抵抗回路ＲＩ＋　Ｒ２＋　・・・＋ＲＭは、端子１５に
電源電圧が供給されたとき、２つの連続する補助電圧間
の差がオン状態におけるＮチャネル電界効果トランジス
タの最大ドレイン・ソース電圧に等しいかそれより小さ
くなるようこれを選定する。

ゲート回路Ｇ、がターン　オンされる前に、ライン１３
と信号源Ｓ、との間の瞬時電圧差が測定回路１４により
測定される。まず、その関連の補助電圧がＮチャネル電
界効果トランジスタのオン状態における最大許容可能ト
レイン・ソース電圧より小さい値だけ、ライン１３上の
瞬時電圧と異なるようなゲート回路で始まって、ライン
１３を信号源Ｓ。

の電圧に等しいか、信号源Ｓｂの電圧とＮチャネル電界
効果トランジスタのオン状態における最大許容可能ドレ
イン・ソース電圧との差より小さい電圧に導くのに必要
な数のゲート回路をターンオンさせるようにする。ライ
ン１３に個々の補助電圧を供給すべき時間は母線１３の
実効容量性負荷に従属する。このようにして、取扱うべ
き信号スイングは使用する付加的ゲート回路および補助
信号源の数によりかなり拡大することができる。また、
補助電圧は既知の任意の方法で実現しうろこと明らかで
ある。

以上の記述でば８１ＭＯ５技術における電界効果トラン
ジスタに焦点を当てていたが、本発明は例えば、相補Ｍ
Ｏ５技術またはその他の同様な技術で製造した電界効果
トランジスタにも適用できること勿論である。

【図面の簡単な説明】

第１図は並列接続ＰチャネルおよびＮチャネルＭＯ５）
ランジスタおよび制御回路を含む既知のアナログ　ゲー
ト回路の基本回路図、 第２図は本発明ゲート回路の一実施例の基本回路図、 第３図は第２図示回路の実用例を示す回路図、第４図は
縦続配置した複数のＭＯＳ　　）ランジスタを含む第３
図示制御回路の類似の制御回路を示す図、 第５ａ図は補助電圧を供給するための付加的スイッチン
グ手段を含む本発明ゲート回路の他の実施例の基本回路
図、 第５ｂ図は第５ａ図示ゲート回路のドレイン・ソース電
圧を示すグラフ、 第６図は本発明によりステップ状に複数の補助電圧を供
給するための基本回路を示す図である。 １、Ｓ＋〜Ｓ、、、Ｓａ、Ｓｂ　”’信号源２・・・負
荷 ３、　６．　７．　８．１０．　ＩＬ　１５・・・端子
４．９・・・インバータ回路 ５・・・遅延手段 １２・・・ハス １４・・・測定回路 Ｎ、〜Ｎ８・・・ＮチャネルＭＯ５）ランジスタＰ、〜
Ｐ６・・・ＰチャネルＭＯ５）ランジスタＧ１〜Ｇｎ、
Ｇ−、Ｇｂ　、Ｇｋ・・’ゲート回路Ｒ＋〜Ｒｋ・・・
はしご形抵抗回路

Claims (1)

1. 【特許請求の範囲】 １、その並列接続ドレイン・ソース通路によりアナログ
   信号ゲートを構成するよう配置したＮチャネル絶縁ゲー
   ト電界効果トランジスタおよびＰチャネル絶縁ゲート電
   界効果トランジスタと、２つの電界効果トランジスタを
   ターンオンもしくはターンオフするため関連のゲート電
   極に接続した制御回路とを含むゲート回路において、少
   なくとも所定値より低いドレイン・ソース電圧でＮチャ
   ネル電界効果トランジスタをターンオンさせる手段を具
   えたことを特徴とするゲート回路。 ２、該手段はＰチャネル電界効果トランジスタより遅延
   してＮチャネル電界効果トランジスタをターンオンさせ
   るため、該制御回路に結合した遅延手段を含むことを特
   徴とする請求項１記載のゲート回路。 ３、該制御回路はＮチャネル電界効果トランジスタおよ
   びＰチャネル電界効果トランジスタの第１および第２直
   列配置を具えて、前記直列配置の各々を第１および第２
   電源端子に結合し、１導電形式の電界効果トランジスタ
   を相互に交差接続して双安定トリガ回路を形成させ、信
   号ゲートのＮチャネル電界効果トランジスタおよびＰチ
   ャネル電界効果トランジスタを制御するため、第１直列
   配置の他の導電形式の電界効果トランジスタのゲート電
   極をインバータ回路を介して、また第２直列配置の対応
   する導電形式の電界効果トランジスタのゲート電極を直
   接制御入力端子に結合し、前記信号ゲートの電界効果ト
   ランジスタのゲート電極をそれぞれ第１および第２直列
   配置に結合するとともに、該制御回路はさらに、第１お
   よび第２直列配置とカスコードに配置した１またはそれ
   以上の他の電界効果トランジスタを含み、そのゲート電
   極により１またはそれ以上の補助電圧を供給するための
   １またはそれ以上の端子を構成させるようにしたことを
   特徴とする請求項２記載のゲート回路。 ４、第１および第２直列配置の電界効果トランジスタの
   ドレイン・ソースチャネルの幅対長さ比を１導電形式の
   トランジスタに対し他の導電形式のトランジスタのそれ
   より小としたことを特徴とする請求項３記載のゲート回
   路。 ５、第１直列配置の１導電形式の電界効果トランジスタ
   のドレイン・ソースチャネルの幅対長さ比を第２直列配
   置の対応する電界効果トランジスタのそれより小とした
   ことを特徴とする請求項３または４に記載のゲート回路
   。 ６、該手段は信号ゲートを少なくとも１つの補助電圧に
   接続するため、アナログ信号ゲートと直列に配置したス
   イッチング手段を具えたことを特徴とする請求項１ない
   し５のいずれか１項に記載のゲート回路。 ７、該スイッチング手段は１またはそれ以上の対の並列
   接続ＮチャネルおよびＰチャネル絶縁ゲート電界効果ト
   ランジスタを含むことを特徴とする請求項６記載のゲー
   ト回路。