JPH0329413A - スイッチング誘起ノイズを減少させる出力バッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血豆１ 本発明は、高速集積回路装置にお′けるスイッチング誘
起ノイズを減少させる新規な出力バッファに関するもの
である．本発明は、装置の負荷を設けた出力端における
高電位から低電位への遷移及び低電位から高電位への遷
移の期間中においてノイズを減少させるものである．本
発明は、特に、共通パス上において比較的大きな負荷を
駆動するマルチ出力装置に対して適用可能なちのである
。

例えば、本発明は、オククルバッファラインドライバ用
の低ノイズ出力バッファを提供している。

史朱挟掴 基本的な集積回路出力バッファは、高電位及び低電位の
データ信号を受取るための入力端と、本出力バッファを
介して伝搬したデータ信号を供給する出力端とを有して
いる．比較的大きな電流担持能力の主要（第一）プルダ
ウントランジスタ要素が、出力端から接地への比較的大
きな放電電流をジンク即ち吸込むために前記出力端に結
合されている．比較的大きな電流担持能力の主要（第一
）プルアップトランジスタ要素が、電源から出力端へ比
較的大きな充電電流をソース即ち供給するために、前記
出力端に結合されている．各トランジスタ要素は、第一
及び第二端子リード間のソース（供給）用又はジンク（
吸込み）用主要電流経路、及び該主要電流経路の導通状
態を制御するための第三制御端子リードによって特性付
けられている． ＭＯＳ及びバイポーラの両方の集積回路出力バッファ及
び装置は、出力端における高電位から低電位への遷移期
間中に，出力負荷容量を放電させ且つ出力端から外部接
地へ電流をジンクさせるためにプルダウントランジスタ
要素をターンオンさせる．サージ乃至は電荷の加速が、
Ｌ　ｄ　ｉ　／　ｄｔに比例して出力接地リードインダ
クタンスを横断して電圧を発生させ、静的に低状態の出
力であるべきであるのに、電位において正の接地上昇即
ち接地バウンス（ｇｒｏｕｎｄ　　ｂｏｕｎｃｅ）が発
生される．この出力接地バウンスは、典型的には、５Ｖ
で動作する電源Ｖｃｃを有する回路の場合、外部接地Ｏ
Ｖよりｔｏ．５乃至２．５Ｖ程度高いレベルとなること
がある．プルダウントランジスタ要素を介して電流電荷
をジンクする初期的サージを減速させると、出力接地リ
ードインダクタンスを横断して別の電圧が発生され、出
力リードにおいて、接地バウンスと反対極性の電位の負
の接地電圧アンダーシュートが発生する．この出力アン
ダーシュートの負のスパイクの絶対値は、正の接地バウ
ンスのスパイクより６一層大きなちのとなる場合がある
． 同様に、ＭＯＳ及びバイボーラの両方の出力回路は、出
力端における低電位から高電位への遷移期間中に、出力
負荷容量を充電し且つ電源から出力端へ電流を供給する
ために、プルアップトランジスタ要素をターンオンさせ
る．供給電流電荷の初期的サージ乃至は加速により、Ｌ
　ｄ　ｉ　／　ｄ　ｔに比例して出力電源リードイング
クタンスを横断して電圧が発生し、静的高出力リードに
おいて出力供給電圧における負の電圧降下を発生する．
この出力電源電圧における電圧降下は，供給電圧ドルー
プ乃至はｖｅｃドループと呼ばれている．電源電圧ドル
ープは、Ｖｃｃ電源が５Ｖである回路において、外部供
給電圧よりも例えば０．５乃至２．５Ｖ程度の低いレベ
ルとなる場合がある．プルアップトランジスタ要素を介
しての供給用電流電荷のサージが減速されると、出力供
給リードインダクタンスを横断して別の電圧が発生され
、Ｖｃｃドループとは反対極性の出力リードにおける電
位の正の出力供給電圧オーバーシュートが発生される．
外部供給電圧より高いＶｃｃオーバーシュートの正のス
パイクは、出力リードにおけるＶｅｃドループの負のス
パイクの絶対値とほぼ同じ程度の６のとなる場合がある
． この出力接地及び供給リードに関するノイズの悪影響と
しては、入力端及び内部回路接地及び電源線上でのノイ
ズのパルス動作、ホストシステムと干渉する場合のある
無線周波数放射干渉（ＲＦＩ）及び電磁誘導干渉（ＥＭ
Ｉ）ノイズ、誤ったデータ信号を発生させる高及び低電
位データ信号に対する基準電圧における局所的スレッシ
ュホールドシフト、及び共通バス上の他の低又は静かな
出力との干渉等がある．例えば、オククルバッファライ
ンドライバ共通バス上の低出力は、接地バウンスが発生
すると上昇する場合があり、その際に誤った高信号を発
生することがある．これらの出力接地及び供給ノイズに
関連する問題は、より高速でより高い電流をスイッチす
る最近の集積回路においては益々関心が高くなっている
．本明細書において「トランジスタ要素」という用語は
、例えばＮＭＯＳ．ＰＭＯＳ．ＣＭＯＳトランジスタ要
素等のようなＭＯＳＩ−ランジスク及び例えばＴＴＬ及
びＥＣＬ回路におけるＮＰＮ及びＰＮＰトランジスタ要
素等を包含するパイポーラトランジスタを含む異なった
ＩＣ技術における集積回路トランジスタを意味するちの
である．これらのトランジスタ要素は、一般的には、主
要電流経路、主要電流経路第一及び第二端子リード乃至
は電極、及びその主要電流経路の導通状態を制御するた
めの第三制御端子リード乃至は電極を有するものとして
特性付けられる。例えば、ＮＭＯＳトランジスタ要素の
場合においては、主要電流経路第一端子リードはドレイ
ンリードであり、第二端子リードはソースリードであり
、且つ第三制御端子リードはゲートリードである．一方
、バイボーラＮＰＮＩ−ランジスク要素の場合には、主
要電流経路第一端子リードはコレクタリードであり、第
二端子リードはエミッタリードであり、且つ制御端子リ
ードはベースリードである．又、ＰＭＯＳ及びＰＮＰ　
トランジスタ要素の場合には、第一及び第二端子リード
の役割はＮＭＯＳ及びＮＰＮトランジスタ要素の６のと
夫々反転したも．のである． 比一迫 本発明は、以上の点に鑑みなされたちのであって、上述
した如き従来技術の欠点を解消し、高速集積回路におい
てスイッチング誘起ノイズを減少させる新規な出力バッ
ファを提供することを目的とする．本発明の別の目的と
するところは，出力接地及び供給リードにおけるノイズ
を減少させるための制御型出力バッファを提供すること
である．本発明は、接地バウンス及びＶｅｃドループ及
び接地アンダーシュート及びｖｅｃオーバーシュトの両
方を減少させる６のであり、且つＭＯＳ及びバイポーラ
技術の両方の集積回路に適用可能なものである．本発明
の更に別の目的とするところは、正の接地バウンススパ
イク及び負の■ｃｃドループスバイク、負の接地アンダ
ーシュートスパイク及び正のＶ　ｃｃオーバーシュート
スパイクを最小とするために、ウエハ製造マスクワーク
において柔軟性を持って選択するか又は「プログラム」
することが可能な部品パラメータ値を有する別個の回路
要素を使用する方法を提供することである． 豊一見 本発明は、基本的な出力バッファを改良するちのである
．本発明によれば、比較的小さな電流担持能力の第ニプ
ルダウントランジスタ要素が設けられており、その電流
経路第一及び第二端子リードは主要（第一）プルダウン
トランジスタ要素の電流経路第一及び第二端子リードと
並列に結合されている．選択された値を有する別のプル
ダウン遅延抵抗要素が、第二及び主要プルダウントラン
ジスタ要素の制御端子リード間に直列的に動作結合され
ている． この第ニプルダウントランジスタ要素制御端子リードは
、主要プルダウントランジスタ要素制御端子リードの前
に本出力バッファを介して伝搬する信号を受取るために
本出力バッファ内に結合されている．従って、この第ニ
プルダウントランジスタ要素は、主要プルダウントラン
ジスタ要素の比較的大きな放電電流のターンオンの前に
、出力端から比較的小さな放電電流を開始させる．別の
プルダウン遅延抵抗要素の値が、出力端における高電位
から低電位への遷移期間中に、第ニプルダウントランジ
スタ要素の後所定の時定数遅延をちって主要プルダウン
トランジスタ要素をターンオンさせるために選択されて
いる。

本発明の構成の特徴の一つは、小さな電流担持能力の第
ニプルダウントランジスタ要素の早期のターンオンが出
力端におけるプルダウンを開始させ、且つ小さな電流ジ
ンクレベルにおいて出力端からの電流のジンク即ち吸込
み動作を開始させる．この初期的なジンク用電流レベル
及び電荷加速は、小さな電流担持能力のトランジスタ要
素の寸法及び内部抵抗によって拘束される．その結果、
Ｌ　ｄ　ｉ　／　ｄ　ｔに比例する電位の正の接地上昇
ら、より低いレベルに拘束され、典型的に、従来の出力
バッファのものの半分以下に抑えられる。

別個のプルダウン遅延抵抗要素及び主要プルダウントラ
ンジスタ要素の寄生容量は、ＲＣｉｌ！１回路網を形成
し、それは主要乃至は大きな電流担持能力のプルダウン
トランジスタ要素のターンオンを遅延させる．この遅延
は、プルダウン遅延抵抗要素の選択した抵抗値及びその
結果のＲＣ遅延回路網の時定数によって決定される．本
発明に基づくこの構成の利点は、この時定数の遅延期間
中に、出力負荷容量内に蓄積されている電荷を前記小さ
な第二ジンク用電流が放電し続けるということである．
主要（第一）の大きな電流担持能力のプルダウントラン
ジスタ要素がターンオンすると、電位の第二の正の接地
上昇が発生する．しかしながら、この第二接地バウンス
も、早期の小さな第二ジンク用電流によって既に影響を
受けている出力負荷容量内の電荷が減少されていること
によって制限される．この減少されたジンク用電流レベ
ル及び電荷レベルは、爾後の接地アンダーシュートを拘
束し且つ制限する． 本明細書においては、「別個の部品」又は「別個の部品
要素」及び「別個」というような用語は、集積回路構成
体の別々の部品要素を意味するものとして使用されてい
る．特に、「別個の」プルダウン遅延抵抗値要素又は抵
抗要素とは、ＭＯＳ第ニプルダウントランジスタ要素の
場合におけるチャンネル抵抗及び第ニプルダウントラン
ジスタ要素から別個で個別的なＩＣ部品のことである．
第ニプルダウントランジスタ要素及び別個のプルダウン
遅延抵抗要素のパラメータ値は、前述した如き本発明の
目的を達成するために、ＩＣチップウエハ製造のために
使用するマスクワークにおいて別々に選択するか又は「
プログラムコすることが可能である．例えば、別個の部
品要素のパラメータ値は、所望のＲＣ回路網特性を与え
且つ後述する如く第一及び第二部品接地バウンス「スパ
イク」を等しくするために選択することが可能である． 本発明の好適実施例においては、主要（第一）及び第ニ
プルダウントランジスタ要素の電流担持能力の比及びプ
ルダウン遅延抵抗要素の値は、以下の目的を達成するた
めに選択される．第ニプルダウントランジスタ要素の先
のターンオンによって発生される電位における第一の正
の接地上昇（第一接地バウンス）及び主要（第一）プル
ダウントランジスタ要素の後のターンオンによって発生
される電位における第二の正の接地上昇（第二接地バウ
ンス）は、これらパラメータ値の選択によって実質的に
等しくされる。従って、本発明は、接地バウンススパイ
クを二つの成分へ分割することにより正の接地バウンス
スパイクを最小とするための新規な方法及び新規なＩＣ
ｔＲ成を与えている。これら二つの成分スパイクは，出
力端におけるマスクプログラム可能な別々の成分の値を
調節することによって等しくされる．その結果、２相又
は２ステップターンオン成分接地スパイクは、典型的に
、従来の出力バッファのちのの半分以下のノイズレベル
へ制限させることが可能である。

バッファ出力端における別個のＩＣ部品及び要素に関し
て使用される「マスクプログラマブル」という用語は次
のような文脈において使用される．種々のＩＣ部品は、
ＩＣチップウエハ製造において使用されるマスクワーク
において描画される。本発明によれば、例えば主要（第
１）プルダウントランジスタ要素、第ニプルダウントラ
ンジスタ要素、及びプルダウン遅延抵抗要素等のような
ある別個の部品は、マスクワークにおける描画のために
柔軟的に選択することが可能なパラメク値を有している
。エンドユーザは、末端における要求及びホスト回路の
要求に従ってこれら別個の部品に対するパラメータ値を
特定することが可能である．例えば、主要及び第ニプル
ダウントランジスタ要素のチャンネル幅及び別個のプル
ダウン遅延抵抗要素の抵抗値は、公知の技術に従ってマ
スクワークにおいて柔軟性をちって特定乃至は選択する
ことが可能である．特にバッファ出力における特定した
部品パラメータ値が適用に従って「マスクプログラマブ
ル」であるということはこのような観点に関してである
．即ち、別個の部品パラメータ値は、接地バウンス及び
Ｖｃｃドループを従来のレベルの約半分へ減少させる目
的を達成するために選択することが可能である．好適実
施例においては、第ニプルダウントランジスタ要素に対
する主要（第一）プルダウントランジスタ要素の電流担
持能力の比は、少なくとち約４対ｌであり、個別的遅延
抵抗は、例えば，成分第一及び第二接地バウンススパイ
クを等しくさせ且つ最小とするために５ＫΩの値を有し
ている。典型的には、第ニプルダウントランジスタ要素
に対する主要プルダウントランジスタ要素の電流担持能
力の比は、約４／１乃至７／ｌの範囲内である。ＭＯＳ
トランジスタ要素の場合には、これは、第ニプルダウン
トランジスタ要素に対する主要プルダウントランジスタ
要素のチャンネル幅の比を，少なくとち約４対１、及び
４／１乃至７／１の範囲内等に設定することによって達
成される。

出力端における低電位から高電位への逆遷移期間中に、
主要プルダウントランジスタ要素のターン才フを加速さ
せるために、本発明は、プルダウン遅延バイパストラン
ジスタ要素を設けており、その電流経路第一及び第二端
子リードは、主要（第一）プルダウントランジスタ要素
の制御端子リードと接地との間に結合されている．プル
ダウン遅延バイパス制御回路が、バイパストランジスタ
要素の制御端子リードを、第ニプルダウントランジスタ
要素の制御端子リードへ動作結合させている．このこと
は、出力端における低電位から高電位への遷移期間中に
、主要プルダウントランジスタ要素の迅速なターン才フ
を与えるためにプルダウン遅延抵抗要素をバイパスする
ことを可能としている．典型的に、この制御回路は、バ
イパストランジスタ要素の制御端子リードへ適切な極性
の信号を印加するために反転要素を組込んでいる． 本発明の特徴の一つは、第ニプルダウントランジスタ要
素、主要（第一）プルダウントランジスタ要素、及び遅
延抵抗要素を包含する別々の出力部品要素は、所望の回
路パラメータを達成するために、マスクプログラマプル
乃至は選択可能なちのである，ＭＯＳ実施形態における
場合、これらの出力トランジスタ要素及びプルダウン遅
延バイパストランジスタ要素は、典型的に、ＮＭＯＳト
ランジスタ要素であり、且つ遅延抵抗は、例えば０近く
から５００００の値の範囲に亘ってプログラム可能なＰ
十拡散抵抗である． 本発明は、出力バッファの供給レール側上のノイズを減
少させるための同様の構成を与えている。比較的小さな
電流担持能力の第二プルアップトランジスタ要素が設け
られており、その主要電流経路第一及び第二端子リード
は、主要（第一）プルアップトランジスタ要素の電流経
路第一及び第二端子リードへ並列して結合されている。

選択した抵抗値の別個のプルアップ遅延抵抗要素が第二
及び主要（第一）プルアップトランジスタ要素の制ｌＩ
１１端子リード間に直列して結合されている．同様に、
第二プルアップトランジスタ要素制御端子リードが、主
要（第一）プルアップトランジスタ要素制御端子リード
の前に、本出力パツファを介して伝搬する信号を受取る
ために、本出力バッファ内に結合されている．この第二
プルアップトランジスタ要素は、出力端における低電位
から高電位への遷移期間中に、主要プルアップトランジ
スタ要素の比較的大きな充電電流のターンオンの前に、
電源から該出力端への比較的小さな充電電流を開始させ
る。個別の遅延プルアップ抵抗要素抵抗値が、後述する
如く、第二プルアップトランジスタ要素の後に特定した
時定数遅延をもって主要プルアップトランジスタ要素を
ターンオンさせるために選択されている． 小さなＮ　ｒＭ担持能力のプルアップトランジスタ要素
の早期のターンオンが、小さな電流ソース（供Ｍ）用レ
ベルにおいて出力端におけるプルアップを開始させ、且
つプルアップトランジスタ要素の小さな電流担持能力及
び寸法によって拘束されるので電荷加速は減少されてい
る。その結果、出力供給リードにおける第一Ｖ０。ドル
ープスバイクは、典型的に、従来の出力バッファの６の
における半分以下のちのへ制限されている．この初期の
早期の小さなソース用電流は、プルアップＲＣ遅延回路
網のプルアップ時間遅延の期間中、出力負荷容量の充電
を継続する．その結果、主要プルアップトランジスタ要
素がターンオンすると、第二Ｖｃｃドループスパイクも
、出力負荷容量を充電し高電位ヘブルアップすることを
完了するために必要な電荷が減少することにより制限さ
れている． 主要（第一）及び第二プルアップトランジスタ要素の電
流担持能力の比及びプルアップ遅延抵抗要素の値は、以
下のような目的を達成するために選択される。第二プル
アップトランジスタ要素の先のターンオンによって発生
される電位における第一の負の電力ドループ（第一Ｖｃ
ｃドループ）及び主要（第一）プルダウントランジスタ
要素の後のターンオンによって発生される電位における
第二の負の電力ドループ（第二Ｖ　ｃｃドループ）は、
パラメータ値の選択によって実質的に等しくなるように
なされている．好適な範囲においては、第二プルアップ
トランジスタ要素に対する主要（第一）プルアップトラ
ンジスタ要素の電流担持能力の比は、少なくとち約４対
ｌであり、且つ、好適には、４／１乃至７／１の範囲内
のものであり、別個の遅延抵抗要素は、例えば、ｌ　０
００Ωの値を有している． 出力端において高電位から低電位への遷移期間中にプル
アップトランジスタ要素の迅速なクーン才フを与えるた
めに、本発明は、プルアップ遅延バイパストランジスタ
要素を設けており、その電流経路第一及び第二端子リー
ドは、主要（第一）プルアップトランジスタ要素の制御
端子リードと電源との間に動作結合されている．プルア
ップ遅延バイパス制御回路は、プルアップ遅延バイパス
トランジスタ要素の制御端子リードを第二プルアップト
ランジスタ要素の制御端子リードへ動作結合させている
．このことは、出力端における高電位から低電位への遷
移期間中に、主要プルアップトランジスタ要素を迅速に
ターンオフさせるために、プルアップ遅延抵抗要素をバ
イパスすることを可能としている． 出力バッフ７回路のＭＯＳ実施態様の場合、主要（第一
）及び第二プルアップトランジスタ要素及びプルアップ
遅延バイパストランジスタ要素は，典型的に、ＰＭＯＳ
トランジスタ要素を有している．バイパストランジスタ
要素の制御端子リードヘ適切な極性の信号を印加するた
めに，プルアップ遅延バイパストランジスタ要素制御回
路内に反転要素が組込まれている。このプルアップ遅延
抵抗要素は、例えば、Ｐ十拡散抵抗要素であり、０近く
から５０００Ωの範囲に亘ってプログラム可能であり、
典型的には、１０００Ωの程度である。

比較として説明すると、従来の出力バッファは、外部Ｏ
ｖ接地電位から０．５乃至２．５Ｖの程度の接地上昇乃
至は接地バウンスを発生する場合がある．入力端から出
力端への信号の特性伝搬遅延は、例えば、４ｎｓであり
、例えば、５０ｐＦの標準的な負荷容量内へ動作する．
プルダウントランジスタ要素のターンオンを遅延させる
ための従来の方法は、高状態から低状態への遷移のエッ
ジレートの制御を包含している．このことは、接地バウ
ンスを５０％だけ実質的に減少させることが可能である
が、かなりの付加的な伝搬遅延を伴なうものであり、例
えば伝搬遅延は４ｎｓか６８ｎｓへ２倍となり、その際
にスイッチング速度を５０％劣化させることとなる． 本発明によれば、接地バウンス乃至は上昇する接地電圧
は、僅かに約１．５ｎｓのスイッチング速度伝搬遅延の
増加が発生するだけで、従来の値の半分の値に拘束する
ことが可能である。このことは、従来技術においては、
３−４ｎｓの伝搬遅延における増加と比較して有利であ
る．従って典型的な特性伝搬遅延である４ｎｓを超えて
僅かに１．５ｎｓのスイッチング速度における劣化が発
生するだけで、接地バウンスを１乃至１．５Ｖの減少が
達成される．従って、本発明は、ノイズ減少に対する速
度劣化の利益考量において顕著な改良を与えている． プルアップ及びプルダウントランジスタ要素の各々を早
期の小さな電流能力第二要素と後期の大きな電流能力主
要（第一）要素とに分割することにより、本発明は、実
効的に、出力端の低及び高電位側の各々に等しくない活
性分圧器を提供している．各分圧器の活性「分岐」間の
遅延回路網は、各分圧器の等しくない分岐部のターンオ
ンに遅延を発生する．その結果、プルダウン分圧器を介
してのジンク用電流又はプルアップ分圧器を介してのソ
ース用電流の何れか一方が、二つのステップ又は位相で
開始される．早期のより小さな電流が一方の分岐部を介
して流れ、且つ後期のより大きな電流が夫々の分圧器の
他方の分岐部を介して流れる。

え亘別 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する． 従来のＭＯＳトランジスタ出力バッファ１０を第１図に
示してある．このタイプのマルチ出力バッファは、例え
ば、オククルバッファラインドライバ内の出力バッファ
として組込むことが可能である．プルダウントランジス
タ要素が、比較的大きな電流担持能力のＮＭＯＳトラン
ジスタＮ３によって与えられている．プルアップトラン
ジスタ要素は、比較的大きな電流担持能力のＰＭＯＳト
ランジスタ要素Ｐ３によって与えられている．出力バッ
ファ１０は、非反転トライステート出力装置であり、且
つデータ信号は入力端ＶＩＮから出力端Ｖ。ｕ７へ伝搬
する．トライステート出力イネーブル及びディスエーブ
ル信号は、ＯＥ入力端子へ印加される． 入力端Ｖ　ＩＮにおけるデータ信号は、二つの反転用電
流増幅段１２．１４を介して通過し、次いで、入力と同
一の極性で、ＮＡＮＤゲート１５及びＮＯＲゲートｌ６
へ印加される。ＮＡＮＤゲー１１５は、プルアップトラ
ンジスタ要素Ｐ３を駆動する．ＮＯＲゲートｌ６は、プ
ルダウントランジスタ要素Ｎ３を駆動する．ゲート１５
．１６の各々への第二入力は、○Ｅ端子の入力から派生
される． 出力イネーブル信号ＯＥが、反転極性ＯＥでトライステ
ートＯＥ端子へ印加される。このトライステート信号は
、第一及び第二反転電流増幅段１８，２０を介して通過
し、且つ同一の極性でＯＥ信号としてＮＯＲゲートｌ６
の人力端へ印加される．このトライステート信号は、更
に、第一及び第二電流増幅反転段１８．２０を介して通
過し、且つ第三イ・ンバーク段２２を介して通過し、Ｎ
ＡＮＤゲート１５の入力端へ印加される．ＮＡＮＤゲー
トｌ５の入力端へ印加されたこのトライステート信号は
、従って、ＯＥ信号と反対極性であり、且つ出力イネー
ブル信号ＯＥと同位相である。

第１図の出力バッファ１０の論理ゲート構成は，出力イ
ネーブル信号ＯＥが高（ＯＥ低）であると、２状態動作
期間中に、人力端Ｖ　ＩＮにおけるデータ信号と同位相
で出力端Ｖ。ｕＴにおいて高及び低電位の出力データ信
号を供給する．高インピーダンスの第三状態の期間中に
ＯＥ信号が低（ＯＥ高）であると、プルアップトランジ
スタ要素Ｐ３及びプルダウントランジスタ要素Ｎ３の両
方がディスエーブルされる．出力Ｖ。Ｕ７は、共通バス
上のその他の出力バッファへ高インピーダンスとして表
われる． 出力トランジスタＮ３及びＰ３を実現するための従来の
ＭＯＳトランジスタ要素２５を第２図に示してある．こ
のＭＯＳ｝ランジスタは、第２図において夫々Ｓ及びＤ
として示した交互に離隔したソース領域とドレイン領域
とで形成されている。ソース領域Ｓ及びドレイン領域Ｄ
は，反対極性の半導体基板内に拡敗乃至はイオン注入し
た同一の極性の半導体物質から形成されている．従って
、一方の極性のソース領域Ｓ及びドレイン領域Ｄは、互
いに！ｉ隔されており、且つ反対極性の半導体物質から
なる幅狭のチャンネルによって分離されている．例えば
酸化物層等のような絶縁層が、ソース領域及びドレイン
領域上方及び分離用チャンネル上方に形成されている．
例えばポリシリコン又はメタル（金属）からなる導電性
ストリップ（細条部）２６が、複数個のソース領域とド
レイン領域とを分離するチャンネル土方に付着形成され
ており、且つ夫々のソース領域及びドレイン領域とオー
バーラップしてゲートを与えている．従って、複数個の
トランジスタ要素部分が与えられている．第２図の実施
例においては、導電性ストリップ乃至は長尺部２６から
なるゲートが互いに並列的に結合されている．その結果
、ゲートＧｌの全てのストリップ乃至は長尺部２６は，
実効的に、同時的に動作して，複数個のソース領域及び
ドレイン領域の間の導通状態を制御する．ＮＭＯＳトラ
ンジスタ要素即ちＮチャンネルエンハンスメント型電界
効果トランジスタの場合、ソース及びドレインＮ型領域
は，Ｐ型シリコン基板の表面内に拡散又はイオン注入さ
れる。このようなＮチャンネルエンハンスメント型電界
効果トランジスタにおいては、ゲートＧｌ上の正即ち高
レベルの信号は、Ｐチャンネル内にＮ型キャリアの層を
形成し、ソース領域とドレイン領域とを分離する．従っ
て、このトランジスタ要素は、ソース領域Ｓとドレイン
領域Ｄとの間の主要電流経路を介して導通状態となる． ＰＭＯＳトランジスタ要素即ちＰチャンネルエンハンス
メント型電界効果トランジスタの場合には、ソース領域
Ｓ及びドレイン領域Ｄは、Ｎ型シノコン基板内に拡散又
はイオン注入されるＰ型領域である．従って、分離用チ
ャンネルがＮ型シリコン物質から形成される．ＰＭＯＳ
トランジスタ要素の場合、ゲートＧｌへ負即ち低レベル
信号が印加されると、分離用Ｎチャンネル内にＰ型キャ
リアの層が形成される．その結果、ＰＭＯＳトランジス
タは、ゲートＧ１へ負即ち低レベル信号が印加されると
、ソース領域Ｓとドレイン領域Ｄとの間の主要電流経路
を介して導通状態となる．第２図に示したクイブのＭＯ
Ｓ出力トランジスタを組込んだ従来のＭＯＳ出力バッフ
ァは、典型的に、入力端から出力端へかけての、例えば
、４ｎｓの伝搬遅延によって特徴付けられる．第２図の
出力トランジスタのスイッチング動作は、前述した接地
バウンス及びＶｃｃドループの問題を発生させる．その
結果、出力トランジスタの本来的スイッチング速度を低
速化することにより接地バウンス及びＶＣＣドループを
減少させるために、第３図に示したタイプの分散型乃至
は蛇行形状のＭＯＳトランジスタ形態が出力トランジス
タに使用されている．第３図の従来例においては、ＭＯ
Ｓ｝ランジスタ３０のゲートＧ２は、並列ではなく直列
に結合されたゲートストリップ乃至は長尺部３２によっ
て形成されている．ＭＯＳトランジスタ要素３０は、真
の分散型トランジスタ要素であり、実効的に、４個のト
ランジスタ要素部分が、直列的に結合された夫々のゲー
トストリップ乃至は長尺部３２と関連している．ゲート
Ｇ２は、伝送線乃至は遅延線として動作し、相次ぐトラ
ンジスタ要素部分を介して伝搬遅延がある。この従来の
分散型ＭＯＳ出力トランジスタ要素に関連する問題は、
出力バッファへ４ｎｓ乃至６ｎｓの付加的な伝搬遅延を
付加する本来的な遅延がスイッチング速度に存在するこ
とである． 本発明の一実施例に基づいて構成された改良型の出力バ
ッファ回路４０を第４図に示してある．第１図の出力バ
ッファ１０と同一の集積回路要素及び部品は、同一の参
照番号を付してある．これらの共通する回路部品及び要
素に加えて、この改良型出力バッファ回路４０は、比較
的小さな電流担持能力の第ニプルダウントランジスタ要
素、即ちＰＭＯＳ｝ランジスタＰｉを有している．比較
的小さな電流担持能力の第ニプルダウントランジスタ要
素は、ＮＭＯＳトランジスタＮ１によって与えられてい
る．前述した如く、第ニプルダウントランジスタ要素Ｎ
ｌに対する主要（第一）プルダウントランジスタ要素Ｎ
３の電流担持能力の比は、好適には、少なくとも４対１
又はそれ以上であって、且つ、典型的には、４／ｌ乃至
７／１の範囲内である．電流担持能力の同一の比が、第
二プルアップトランジスタ要素に対する主要（第一）プ
ルアップトランジスタ要素の比に対して使用されている
． ＭＯＳトランジスタの場合、電流担持能力は、就中、Ｍ
ＯＳトランジスタのチャンネル抵抗の関数である．この
チャンネル抵抗は、チャンネルの形状に依存する．例え
ば、チャンネル抵抗は、ソース領域とドレイン領域との
間のチャンネルを横断する距離の長さを減少させること
により，減少させることが可能である．この距離が固定
されている場合には、チャンネル抵抗は、ソース領域と
ドレイン領域の相互作用測部に沿ってチャンネル幅を増
加させることによって減少させることが可能である．従
って、電流担持能力は、チャンネル幅に比例する． 例示すると、主要（第一）出力トランジスタ要．素（即
ち主要プルダウントランジスタ要素Ｎ３及び主要プルア
ップトランジスタ要素Ｐ３）は、例えば、６８８ミクロ
ンのチャンネル幅で形成することが可能である．第二出
力トランジスタ、即ち第二プルアップトランジスタ要素
Ｐ１及び第ニプルダウントランジスタ要素Ｎｌは、１６
０ミクロンのチャンネル幅で形成することが可能である
．同一のチャンネル長即ち、例えば、１．６ミクロンの
ソース領域Ｓとドレイン領域Ｄとの間の距離の場合、チ
ャンネル幅の比、従って第二出力トランジスタに対する
主要（第一）出力トランジスタの電流担持能力の比は、
約４．３対ｌであり、それは４対１よりも僅かに大きい
． 例えばＮＰＮ出力トランジスタを具備するＴＴＬ出力装
置等のようなバイボーラ回路の場合、例えば，主要（第
一）及び第ニプルダウントランジスタ要素の間の電流担
持能力の比は、コレクタ抵抗及びベース抵抗によって制
御される、従って，電流担持能力の比は、ベース駆動抵
抗及びコレクタ抵抗の選択により好適範囲内に調節され
る。後にターンオンする大きな電流担持能力の主要（第
一）プルダウントランジスタ要素には、大きなベース駆
動及び大きなコレクタ電流を達成するために、より小さ
なベース駆動抵抗及びより小さなコレクタ抵抗が設けら
れている．早くターンオンする小さな電流担持能力の第
ニプルダウントランジスタ要素には、コレクタ電流を制
限するためのより小さなベース駆動電流のために比較的
大きなベース駆動抵抗が設けられている．バイボーラＴ
ＴＬ出力回路実施例の場合、主要（第一）及び第二出力
トランジスタ要素の何れか一方又は両方に、ダーリント
ン対のトランジスタ要素を設けることが可能である． 第４図を参照すると、第ニプルダウントランジスタ要素
Ｎ１の早め（早期）のターンオンと主要（第一）プルダ
ウントランジスタ要素Ｎ３との間の時定数遅延が、第二
及び主要（第一）プルダウントランジスタ要素Ｎｌ及び
Ｎ３の制御端子りード間に結合されている別個の抵抗乃
至は抵抗要素Ｒｌによって与えられている。第４図の回
路においては、別個の抵抗Ｒ１の抵抗値は、例えば、５
ＫΩに選択されている．抵抗Ｒｌは、プルダウントラン
ジスタＮ３の本来的入力ゲート酸化物容量と共同して、
例えばｌ乃至５ｎｓの時定数遅延を有するＲＣ回路綱を
形成している． 同様に、供給側を見ると、別個の抵抗要素Ｒ２が、第二
及び主要（第一）プルアップトランジスタ要素Ｐｉ及び
Ｐ３の制御端子リード乃至はゲートの間に結合されてい
る．抵抗Ｒ２は、典型的には、第二プルアップトランジ
スタＰＬの早めのターンオンと主要（第一）プルアップ
トランジスタ要素Ｐ３の遅めのターンオンとの間に所望
のＲＣ時定数遅延を与えるために主要（第一）プルアッ
プ要素Ｐ３の一層大きな出力容量と共同する、例えば、
ｌ　０００Ωの値を有するように選択されている． ジンク（吸込み）用及びソース（供給）用電流が２４ｎ
Ａの程度であると、前述した具体例におけるパラメータ
は，第二及び主要出力トランジスタの逐次的なターンオ
ンに対して選択され、５０ｐＦの標準的な出力負荷容量
内へ動作する伝搬遅延における増加は、例えば、１．５
ｎｓであるに過ぎない．より大きな出力容量に対して動
作する場合には、その遅延は勿論増加する．目安として
は．５０ｐＦの出力負荷容量に対する与えられた伝搬遅
延は、３００９Ｆのより大きな出力負荷容量に対して２
倍となり、且つｌ　０００ｐＦの出力負荷容量に対して
は更に２倍となる．しかしながら、前述した具体例にお
いては．５０ｐＦの標準的な負荷容量に対して動作する
場合には、基本的な出力バッファ伝搬遅延である４ｎｓ
に加えて小さな電流担持能力の第二出力トランジスタ要
素と別個の遅延抵抗によって１．５ｎｓの付加的な遅延
が導入されるので、全体的には、５．５ｎｓＯ伝搬遅延
となる．これは、第３図に示したタイプの従来の分散型
乃至は蛇行型出力トランジスタ要素の場合に付随する例
えば８乃至１　０ｎｓの全体的伝搬遅延と比較して有利
である． プルダウントランジスタ要素Ｎ３について説明すると、
別個のゲート抵抗Ｒ１及び実効的ＲＣ回路網によって分
離されている主要（第一）プルダウントランジスタ要素
Ｎ３と第ニプルダウントランジスタ要素Ｎｌの２ステッ
プ乃至は２相ターンオンによって導入される意図的な遅
延は、電位における接地上昇即ち接地バウンスを５０％
減少させる．出力端における低電位から高電位へのスイ
ッチング期間中に、大きな電流担持能力のプルダウント
ランジスタ要素Ｎ３のターンオフにおけるＲＣ回路網遅
延を防止するために、抵抗要素Ｒｌ及び実効的ＲＣ回路
網をバイパスするためにバイパス回路が設けられている
．プルダウントランジスタＮ３をターンオフさせるため
の遅延バイパス回路は、ＮＭＯＳバイパストランジスタ
Ｎ２及びＭＯＳインバータ４２によって与えられている
。このインバータは、本出力バッファを介して伝搬する
信号を、インバータ４２及びバイパストランジスタＮ２
を介して主要（第一）プルダウントランジスタＮ３の制
御端子乃至はゲートへ直接的にバイパスさせるために、
第二トランジスタ要素Ｎｌの制御端子乃至はゲートへ結
合されている． 出力バッファ回路４０は、非反転バッファである。入力
端ＶＩＮにおけるデータ入力信号が低電位から高電位ヘ
スイッチすると、論理ゲートを介して伝搬するデータ信
号は、それが第ニプルダウントランジスタＮｌのゲート
に到達する時に、低電位即ち論理低レベルである．イン
バータ４２は、この信号を高電位即ち論理高レベルへ反
転させ、従ってバイパストランジスタＮ２は導通状態と
なり、該ゲートを迅速に除電し、且つ主要（第一）プル
ダウントランジスタＮ３をクーンオフさせる．このよう
に、第ニプルダウントランジスタ要素Ｎ１、遅延抵抗Ｒ
ｌ及び実効的ＲＣ回路網は、バイパスされて、主要（第
一）プルダウントランジスタ要素Ｎ３を迅速にクーンオ
フさせ、且つ出力端Ｖ。Ｕ７において低電位から高電位
へ迅速にスイッチングが行われる．勿論、出力端におけ
る高電位から低電位への遷移期間中、このバイパス回路
は非動作状態であり、且つバイパストランジスタＮ２は
オフ状態である． 同様に、出力バッファ４０の供給側において、第二プル
アップトランジスタＰ１のゲートから比較的大きな電流
担持能力の主要（第一）プルアップトランジスタＰ３の
ゲートへ直接的にプルアップ遅延バイパス回路が設けら
れている．この供給遅延バイパス回路は、プルアップ遅
延ＰＭＯＳバイパストランジスタＰ２及びインバータ４
４を有している．この供給遅延バイパス回路要素Ｐ２及
び４４は，プルダウン遅延バイパス回路要素Ｎ２及び４
２と同一の態様で動作し、一方は他方の鏡像関係にある
． 第４図の回路において、第二出力トランジスタ及び関連
するノイズ減少回路は、夫々、接地側及び供給側におけ
るプルダウン及びプルアップトランジスタ要素の両方に
ついて示されている．しかしながら、本発明によれば、
第二出力トランジスタ要素及び関連するノイズ減少回路
の何れかが、接地側か又は供給側の何れかのみに設ける
ことが可能であることは明らかである。接地ノイズは、
典型的に、より問題があるちのであり、且つＭＯＳ出力
バッファは、典型的に、供給側部品Ｐ１，Ｒ２，Ｐ２，
４４を負荷することなしに、接地側のみに付加的なノイ
ズ減少部品Ｎｌ，Ｒｌ，Ｎ２．４２を設けることが可能
である。

遅延抵抗Ｒ１と共に、例えば第二及び主要（第一）プル
ダウントランジスタ要素Ｎ１及びＮ３の第二及び主要（
第一）出力トランジスタ要素を実現するための分散型ト
ランジスタ要素を第５図に示してある．この複合トラン
ジスタ要素形態乃至はレイアウト５０において、大きな
電流゜担持能力主要（第一）プルダウントランジスタＮ
３は第２図のトランジスタ要素２５と類似している．従
って、大きなチャンネル幅の大きな電流担持能カトラン
ジスタＮ３は、並列的に結合されたゲート部分乃至は長
尺部５２を有する複数個のトランジスタ部分を有してい
る．しかしながら、主要（第一）プルダウントランジス
タ要素Ｎ３の導通状態を制御するゲートラインＧ３は、
最初に、より小さなチャンネル幅のより小さな電流担持
能力の第ニプルダウントランジスタＮ１に沿って通過す
る．第二トランジスタ要素Ｎｌに沿って通過した後に、
ゲートＧ３の導電線は、例えばＰ十拡散抵抗等のような
拡敗乃至はイオン注入により形成した抵抗とすることが
可能な遅延抵抗Ｒ１を介して通過する．この抵抗Ｒｌは
，第４図の等価回路コンデンサＣによって示されている
主要（第一）プルダウントランジスタＮ３の容量と結合
して、ＲＣ遅延回路網を形成し、且つ第ニプルダウント
ランジスタ要素Ｎｌの早めのターンオンと主要（第一）
プルダウントランジスタ要素Ｎ３の遅めの夕一ンオンと
の間のＲＣ時・定数遅延を画定する．スイッチング誘発
ノイズを減少させた出力バッファを製造する場合、別個
の部品は、適宜、ウエハ製造のためのマスク内に描写さ
れる．遅延抵抗Ｒｌは、選択した抵抗値を有する別個の
抵抗要素として別個の使用のために充当される蛇行型ト
ランジスタのセグメントによっ・て与えることが可能で
ある．回路条件及び適用に従って別々のパラメータ値を
柔軟に選択するために、柔軟なレイアウトをマスクワー
ク上に与えることが可能である．夫々の第二及び主要（
第一）プルダウントランジスタ要素の早めのターンオン
と遅めのターンオンとの間の第一及び第二接地バウンス
を等しくするか、又は第一及び第二Ｖ　ｅｃドループを
等しくさせて、スイッチング誘起ノイズ及び供給レール
ノイズを実質的に半分に減少させるための本発明の目的
を達成するために全てのこれらのパラメタを選択するこ
とが可能である． 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきち
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である．

【図面の簡単な説明】

第１図は従来のＭＯＳ出力バッファを示した概略回路図
、第２図は同時に並列的に動作するゲトを具備するアレ
イ内の４個のＮＭＯＳトランジスタ部分乃至は長尺部を
示した従来のＭＯＳプルダウントランジスタ要素レイア
ウトを示した概略図、第３図は逐次的に動作する遅延線
を形成する直列的に結合された四つの分布型ＮＭＯＳト
ランジスタ部分からなるゲートを具備する従来の分布型
ＭＯＳプルダウントランジスタ要素を示した概略図、第
４図は本発明の一実施例に基づいて構成されたスイッチ
ング誘起ノイズを減少させるための出力バッファを示し
た概略回路図、第５図は第ニプルダウントランジスタ要
素と、プルダウン遅延抵抗要素と、主要（第一）プルダ
ウントランジスタ要素とを具備する出力バッファに対す
る別個のプログラマブル（書込み可能）出力プルダウン
要素を示した概略図、である． （符号の説明） １０：出力バッファ ２５：ＭＯＳｌ−ランジスタ要素 ２６：導電性ストリップ（長尺部） ３０：ＭＯＳトランジスタ ３２：ゲートストリップ（長尺部） ４０：改良型出力バッファ回路

Claims (1)

1. 【特許請求の範囲】 １、高速集積回路装置におけるスイッチング誘起ノイズ
   を減少させる出力バッファにおいて、高電位及び低電位
   のデータ信号を受取るための入力端が設けられており、
   本出力バッファを介して伝搬されるデータ信号を供給す
   る出力端が設けられており、前記出力端から接地への比
   較的大きな放電電流をジンクするために比較的大きな電
   流担持能力の主要プルダウントランジスタ要素が前記出
   力端へ動作結合されており、電源から前記出力端へ比較
   的大きな充電電流を供給するために比較的大きな電流担
   持能力の主要プルアップトランジスタ要素が前記出力端
   に動作結合されており、各トランジスタ要素は第一及び
   第二端子リード間の供給用又はジンク用電流経路によっ
   て特性付けられており、且つ前記電流経路の導通状態を
   制御するための第三制御端子リードが設けられており、
   比較的小さな電流担持能力の第ニプルダウントランジス
   タ要素が設けられておりその電流経路第一及び第二端子
   リードは前記主要プルダウントランジスタ要素の電流経
   路第一及び第二端子リードと並列的に結合されており、
   前記第二及び主要プルダウントランジスタ要素の制御端
   子リード間に選択した値の別のプルダウン遅延要素が直
   列的に動作結合されており、前記第二プルダウントラン
   ジスタ要素制御端子リードは、前記主要プルダウントラ
   ンジスタ要素の比較的大きな放電電流のターンオンの前
   に前記出力端から比較的小さな放電電流を回避させるた
   めに前記主要プルダウントランジスタ要素制御端子リー
   ドの前に本出力バッファを介して伝搬する信号を受取る
   ために本出力バッファ内に結合されており、前記別のプ
   ルダウン遅延要素の値は、前記出力端において高電位か
   ら低電位への遷移期間中に前記第ニプルダウントランジ
   スタ要素の後に所定の時間遅れで前記主要プルダウント
   ランジスタ要素をターンオンさせるべく選択されている
   ことを特徴とする出力バッファ。 ２、特許請求の範囲第１項において、前記主要及び第二
   プルダウントランジスタ要素がＭＯＳトランジスタ要素
   を有することを特徴とする出力バッファ。 ３、特許請求の範囲第２項において、前記第ニプルダウ
   ントランジスタ要素に対する前記主要プルダウントラン
   ジスタ要素のチャンネル幅の比、従って電流担持能力の
   比が少なくとも約４／１であることを特徴とする出力バ
   ッファ。 ４、特許請求の範囲第３項において、前記第ニプルダウ
   ントランジスタ要素に対する前記主要プルダウントラン
   ジスタ要素のチャンネル幅の比従って電流担持能力の比
   は、約４／１乃至７／１の範囲内にあることを特徴とす
   る出力バッファ。 ５、特許請求の範囲第１項において、プルダウン遅延バ
   イパストランジスタ要素が設けられており、その電流経
   路第一及び第二端子リードは前記主要プルダウントラン
   ジスタ要素の制御端子リードと接地との間に結合されて
   おり、且つプルダウン遅延バイパス制御回路が、前記出
   力端において低電位から高電位への遷移期間中に前記主
   要プルダウントランジスタ要素を迅速にターンオフさせ
   るために前記パイバストランジスタ要素の制御端子リー
   ドを前記第ニプルダウントランジスタ要素の制御端子リ
   ードへ動作結合させていることを特徴とする出力バッフ
   ァ。 ６、特許請求の範囲第５項において、前記トランジスタ
   要素がＭＯＳトランジスタ要素を有しており、前記主要
   及び第ニプルダウントランジスタ要素及びバイパストラ
   ンジスタ要素がＮＭＯＳトランジスタ要素を有しており
   、且つ前記バイパストランジスタ要素の制御回路がイン
   バータを組込んでいることを特徴とする出力バッファ。 ７、特許請求の範囲第１項において、前記プルダウン遅
   延要素が拡散抵抗要素を有していることを特徴とする出
   力バッファ。 ８、特許請求の範囲第６項において、前記プルダウン遅
   延要素がＰ＋拡散抵抗要素を有していることを特徴とす
   る出力バッファ。 ９、特許請求の範囲第１項において、前記主要及び第二
   プルダウントランジスタ要素の電流担持能力比及び前記
   プルダウン遅延要素の値は、前記第ニプルダウントラン
   ジスタ要素のターンオンによって発生される電位におけ
   る第一の正の接地上昇（第一接地バウンス）及び前記主
   要プルダウントランジスタ要素のターンオンによって発
   生される電位における第二の正の接地上昇（第二接地バ
   ウンス）が実質的に等しいように選択されていることを
   特徴とする出力バッファ。 １０、特許請求の範囲第１項において、比較的小さな電
   流担持能力の第二プルアップトランジスタ要素が設けら
   れており、その主要電流経路第一及び第二端子リードは
   前記主要プルアップトランジスタ要素の電流経路第一及
   び第二端子リードと並列に結合されており、且つ選択さ
   れた値を持った別のプルアップ遅延要素が前記第二及び
   主要プルアップトランジスタ要素の制御端子リード間に
   直列的に動作結合されており、前記第二プルアップトラ
   ンジスタ要素制御端子リードが前記出力端における低電
   位から高電位への遷移期間中に前記主要プルアップトラ
   ンジスタ要素の比較的大きな充電電流のターンオンの前
   に前記主要プルアップトランジスタ要素制御端子リード
   が電源から前記出力端への比較的小さな充電電流を開始
   する前に本出力バッファを介して伝搬する信号を受取る
   べく本出力バッファ内に結合されており、前記別のプル
   アップ遅延要素の値は、前記出力端における低電位から
   高電位への遷移期間中に前記第二プルアップトランジス
   タ要素の後所定の時間遅れをもつて前記主要プルアップ
   トランジスタ要素をターンオンさせるために選択されて
   いることを特徴とする出力バッファ。 １１、特許請求の範囲第１０項において、前記主要及び
   第二プルアップトランジスタ要素がＭＯＳトランジスタ
   要素であることを特徴とする出力バッファ。 １２、特許請求の範囲第１１項において、前記第二プル
   アップトランジスタ要素に対する前記主要プルアップト
   ランジスタ要素のチャンネル幅の比、従って電流担持能
   力の比が少なくとも約４／１であることを特徴とする出
   力バッファ。 １３、特許請求の範囲第１１項において、前記第二プル
   アップトランジスタ要素に対する前記主要プルアップト
   ランジスタ要素のチャンネル幅の比、従って電流担持能
   力の比が約４／１乃至７／１の範囲内にあることを特徴
   とする出力バッファ。 １４、特許請求の範囲第１０項において、前記別のプル
   アップ遅延要素が拡散抵抗要素であることを特徴とする
   出力バッファ。 １５、特許請求の範囲第１０項において、プルアップ遅
   延バイパストランジスタ要素が設けられており、その電
   流経路第一及び第二端子リードが前記主要プルアップト
   ランジスタ要素の制御端子リードと電源との間に動作結
   合されており、且つ前記出力端における高電位から低電
   位への遷移期間中に前記主要プルアップトランジスタ要
   素を迅速にターンオフさせるためにプルアップ遅延バイ
   パス制御回路が前記プルアップ遅延バイパストランジス
   タ要素の制御端子リードを前記第二プルアップトランジ
   スタ要素の制御端子リードへ動作結合させていることを
   特徴とする出力バッファ。 １６、特許請求の範囲第１５項において、前記トランジ
   スタ要素がＭＯＳトランジスタ要素を有することを特徴
   とする出力バッファ。 １７、特許請求の範囲第１６項において、前記主要及び
   第二プルアップトランジスタ要素及びプルアップ遅延バ
   イパストランジスタ要素がＰＭＯＳトランジスタ要素を
   有しており、且つ前記プルアップ遅延バイパストランジ
   スタ要素制御回路が反転要素を有していることを特徴と
   する出力バッファ。 １８、特許請求の範囲第１７項において、前記プルアッ
   プ遅延要素がＰ＋拡散抵抗要素を有していることを特徴
   とする出力バッファ。 １９、特許請求の範囲第１０項において、前記主要及び
   第二プルアップトランジスタ要素の電流担持能力の比及
   び前記プルアップ遅延要素の値は、前記第二プルアップ
   トランジスタ要素のターンオンによって発生される電位
   における第一の負の電力ドループ（第一Ｖｃｃドループ
   ）及び前記主要プルダウントランジスタ要素のターンオ
   ンによって発生される電位における第二の負の電力ドル
   ープ（第二Ｖｃｃドループ）が実質的に等しいように選
   択されていることを特徴とする出力バッファ。 ２０、高速集積回路装置におけるスイッチング誘起ノイ
   ズを減少させる出力バッファにおいて、高電位及び低電
   位のデータ信号を受取るための入力端が設けられており
   、本出力バッファを介して伝搬されたデータ信号を供給
   する出力端が設けられており、前記出力端から接地へ比
   較的大きな放電電流をジンクさせるために前記出力端へ
   動作結合されている比較的大きな電流担持能力の主要プ
   ルダウントランジスタ要素が設けられており、電源から
   前記出力端へ比較的大きな充電電流を供給するために前
   記出力端に動作結合されて比較的大きな電流担持能力の
   主要プルアップトランジスタ要素が設けられており、各
   トランジスタ要素は第一及び第二端子リード間の供給用
   又はジンク用電流経路及び電流制御用の第三制御端子リ
   ードによって特性付けられており、比較的小さな電流担
   持能力の第ニプルダウントランジスタ要素が設けられて
   おり、その電流経路第一及び第二端子リードは前記主要
   プルダウントランジスタ要素の電流経路第一及び第二端
   子リードと並列に結合されており、選択された値の個別
   のプルダウン遅延抵抗要素が前記第二及び主要プルダウ
   ントランジスタ要素の制御端子リード間に直列的に動作
   結合されており、前記第二プルダウントランジスタ要素
   制御端子リードは前記主要プルダウントランジスタ要素
   の比較的大きな放電電流のターンオンの前に前記主要プ
   ルダウントランジスタ要素制御端子リードが前記出力端
   からの比較的小さな放電電流を開始する前に本出力バッ
   ファを介して伝搬する信号を受取るために本出力バッフ
   ァ内に結合されており、前記個別のプルダウン遅延抵抗
   要素の値は前記出力端における高電位から低電位への遷
   移期間中に前記第二プルダウントランジスタ要素の後所
   定時間の遅延をもって前記主要プルダウントランジスタ
   要素をターンオンさせるために選択されており、プルダ
   ウン遅延バイパストランジスタ要素が設けられており、
   その電流経路第一及び第二端子リードは前記主要プルダ
   ウントランジスタ要素の制御端子リードと接地との間に
   結合されており、且つプルダウン遅延バイパス制御回路
   が前記出力端における低電位から高電位への遷移期間中
   に前記主要プルダウントランジスタ要素を迅速にターン
   オフさせるために前記バイパストランジスタ要素の制御
   端子リードを前記第二プルダウントランジスタ要素の制
   御端子リードへ動作結合させており、前記主要及び第二
   プルダウントランジスタ要素の電流担持能力の比及び前
   記プルダウン遅延抵抗要素の値は、前記第二プルダウン
   トランジスタ要素のターンオンによって発生される電位
   における第一の正の接地上昇（第一接地バウンス）及び
   前記主要プルダウントランジスタ要素のターンオンによ
   って発生される電位における第二の正の接地上昇（第二
   接地バウンス）が実質的に等しいように選択されている
   ことを特徴とする出力バッファ。 ２１、特許請求の範囲第２０項において、前記トランジ
   スタ要素がＭＯＳトランジスタ要素を有しており、前記
   主要及び第二プルダウントランジスタ要素及びプルダウ
   ン遅延バイパストランジスタ要素がＮＭＯＳトランジス
   タ要素を有しており、且つ前記バイパストランジスタ要
   素の制御回路がインバータを組込んでいることを特徴と
   する出力バッファ。 ２２、特許請求の範囲第２１項において、前記個別のプ
   ルダウン遅延抵抗要素がマスクプログラマブルなＰ＋拡
   散抵抗を有していることを特徴とする出力バッファ。 ２３、高速集積回路装置におけるスイッチング誘起ノイ
   ズを減少させる出力バッファにおいて、高電位及び低電
   位のデータ信号を受取るための入力端が設けられており
   、本出力バッファを介して伝搬したデータ信号を供給す
   る出力端が設けられており、前記出力端から接地へ比較
   的大きな放電電流をジンクするために比較的大きな電流
   担持能力の主要プルダウントランジスタ要素が前記出力
   端に動作結合されており、電源から前記出力端へ比較的
   大きな充電電流を供給するために比較的大きな電流担持
   能力の主要プルアップトランジスタ要素が前記出力端に
   動作結合されており、各トランジスタ要素は第一及び第
   二端子リード間の供給用又はジンク用電流経路及び電流
   を制御するための第三制御端子リードによって特性付け
   られており、比較的小さな電流担持能力の第二プルアッ
   プトランジスタ要素が設けられており、その主要電流経
   路第一及び第二端子リードは前記主要プルアップトラン
   ジスタ要素の電流経路第一及び第二端子リードと並列的
   に結合されており、且つ選択された値の個別のプルアッ
   プ遅延要素が前記第二及び主要プルアップトランジスタ
   要素の制御端子リード間に直列的に動作結合されており
   、前記第二プルアップトランジスタ要素制御端子リード
   は、前記出力端における低電位から高電位への遷移期間
   中に前記主要プルアップトランジスタ要素の比較的大き
   な充電電流のターンオンの前に前記主要プルアップトラ
   ンジスタ要素制御端子リードが電源から前記出力端への
   比較的小さな充電電流を開始する前に本出力バッファを
   介して伝搬する信号を受取るべく本出力バッファ内に結
   合されており、前記個別のプルアップ遅延要素の値は、
   前記出力端における低電位から高電位への遷移期間中に
   前記主要プルアップトランジスタ要素の後所定の時間遅
   れをもって前記主要プルアップトランジスタ要素をター
   ンオンさせるべく選択されていることを特徴とする出力
   バッファ。 ２４、特許請求の範囲第２３項において、プルアップ遅
   延バイパストランジスタ要素が設けられており、その電
   流経路第一及び第二端子リードは電源と前記主要プルア
   ップトランジスタ要素の制御端子リードとの間に動作結
   合されており、且つ前記出力端における高電位から低電
   位への遷移期間中に前記主要プルアップトランジスタ要
   素を迅速にターンオフさせるためにプルアップ遅延バイ
   パス制御回路が前記プルアップ遅延バイパストランジス
   タ要素の制御端子リードを前記第二プルアップトランジ
   スタ要素の制御端子リードへ動作結合させていることを
   特徴とする出力バッファ。 ２５、特許請求の範囲第２３項において、前記主要及び
   第二プルアップトランジスタ要素の電流担持能力の比及
   び前記プルアップ遅延要素の値は、前記第二プルアップ
   トランジスタ要素のターンオンによって発生される電位
   における第一の負の電力ドループ（第一Ｖｃｃドループ
   ）及び前記主要プルダウントランジスタ要素のターンオ
   ンによって発生される電位における第二の負の電力ドル
   ープ（第二Ｖｃｃドループ）が実質的に同一であるよう
   に選択されていることを特徴とする出力バッファ。 ２６、特許請求の範囲第２４項において、前記トランジ
   スタ要素がＭＯＳトランジスタ要素を有しており、前記
   主要及び第二プルアップトランジスタ要素及びプルアッ
   プ遅延バイパストランジスタ要素がＰＭＯＳトランジス
   タ要素を有しており、且つ前記プルアップ遅延バイパス
   トランジスタ要素の制御回路が反転要素を組込んでいる
   ことを特徴とする出力バッファ。 ２７、特許請求の範囲第２６項において、前記プルアッ
   プ遅延要素がマスクプログラマブルのＰ＋拡散抵抗を有
   することを特徴とする出力バッファ。