JPH0244934A

JPH0244934A - 多重化装置

Info

Publication number: JPH0244934A
Application number: JP63195703A
Authority: JP
Inventors: Yoshiko Yamada; 佳子山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-08-05
Filing date: 1988-08-05
Publication date: 1990-02-14
Anticipated expiration: 2009-11-14
Also published as: EP0353610B1; DE68922668T2; EP0353610A3; US4979166A; JPH0691507B2; DE68922668D1; EP0353610A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば４００〜９６００８ＰＳの複数の入
力データ（ディジタル信号）と複数の１゜５４、４　Ｍ
　Ｂ　Ｐ　Ｓのデータを、複数の１．．５４４ＭＢＰＳ
のデータに多重化する、多重化装置に関するものである
。

〔従来の技術〕

第９図は例えば特開昭６１−１．６３７４１号公報に示
された従来の多重化装置の内部構成を示す構成図であり
、図において、１８〜１　ｎは低速回線であり、端末カ
ード２８〜２ｎにそれぞれ接続されている。３は入力Ｂ
ＵＳ、４は出力ＢＵＳであり、これらはこの端末カード
２８〜２ｎへ共通に接続されている。

５ａは第１の高速回線側カード、５ｂは第２の高速回線
側カード、７はタイミング制御回路で、どれも入力ＢＵ
Ｓ３、出力ＢＵＳ４に接続されている。

６ａは第１の高速回線、６ｂは第２の高速回線であり、
それぞれ第１の高速回線側カード５ａ、第２の高速回線
側カード５ｂに接続されている。

タイミング制御回路７には、アドレスＢＵＳ８が接続さ
れ、また該回路７からは同期クロック９が出力される。

アドレスＢＵＳ８は端末カード２８〜２ｎに接続され、
同期クロック９は第１の高速回線側カード５ａ、第２の
高速回線側カード５ｂに与えられている。第２の高速回
線側カード５ｂ内には、シフト・レジスタ１０とセレク
タ１１があり、シフト・レジスタ１０には同期クロック
９が入力し、セレクタ１」が接続されている。

第１１図に於て、１３は入力又は出力Ｂ　Ｕ　Ｓ　１デ
ータ、１４は同期クロック９．１５はシフト後の同期ク
ロック９．１６は第１の高速回線」二のテタ、１７は第
２の高速回線」二のデータをそれぞれ示している。

次に動作について説明する。第１０図にはＰＣＭ信号の
標準的な構成が示されている。ビット構成は、１ビツト
の同期ビットと１９２ビツトのデータビットで、１フレ
ームを構成している。ここではさらに１９２ビツト中の
１ピントを使用して同期ビットを２とする。同期ビット
に、２０フレムで１周期する符合を用いれば、２０フレ
ーム毎の周期を検出できるようになる。］−フレームは
１２５μｓｅｃである為、１マルチフレームは２．５ｍ
５ｅｃになる。従ってコーマルナフレーム中の１ピツ１
へは、２．５ｍ５ｅｃに１ピントであるから４００ＢＰ
Ｓの情報を伝送できる。従って、４００＊ｎＢＰＳの伝
送には１マルチフレーム中のｎビットを割当てれば、低
速度から高速度のデータを直接多重化出来ることになる
。１マルチフレーム中には１９３申２０＝３８６０ビツ
トのデータがある。

次に第９図に於て、タイミング制御回路７はこの３８６
ｏの周期でサイクリックに動作しているカウンタを持っ
ていて、３８６０回に１同量期り０ツク９を送出してい
る。又、タイミング制御回路７は３８６０個あるこの方
つンタ値毎に端末カード２ａ〜２ｎのアドレスを対応さ
せたメモリを持っており、このメモリから出力さ九るア
１〜レス値はアドレスＢＵＳ８を介して、各端末カード
２８〜２ｎへ送られる。このアドレス値は、端末カード
２ａ〜２ｎの中にある。アドレス・デコーダでそれぞれ
のカー１−のアドレス値と比較され、端末カード２８〜
２ｎは自分が選ばれた時のみ人力ＢＵＳ３と出力ＢＵＳ
４を使用できる。

第１及び第２の高速回線側カード５ａ、５ｂは、第１及
び第２の高速回線６ａ、６ｂから入力したビットから、
まず同期ビットを検出して、入カデタを取り込む。第」
の高速回線側カード５ａは５タイミング制御回路７から
送られて来る同期クロック１４に合わせて入力データを
入力Ｂ　Ｕ　Ｓ　３に送出する。第１−の高速回線６ａ
から送られて来るデータは、全てのビットがどの端末に
割当てられているか予め決められているので、その総和
であるデータ長は、予めわかっているから、第２の高速
回線側カード５ｂ内のセレクタ１１の値を、このデータ
長分遅れるように設定しておく。第２の高速回線側カー
ド５ｂはシフト後の同期クロック１５に同期して、入力
データを入力ＢＵＳ３に送出するので、］−３の入力又
は出力ＢＵＳ上のデータに示されるように、入力ＢＵＳ
　ａ上で第１の高速回線６ａからのデータと、第２の高
速回線６ｂからのデータはぶつからない。

出力の方は、第１の高速回線上のデータ１６に示される
ように、第１の高速回線側カード５ａは同期クロック１
４に合わせて同期ビットを挿入し、出力ＢＵＳ４のデー
タを高速回線６ａへ送出し、１７の第２の高速回線上の
データに示されるように、第２の高速回線側カード５ｂ
はシフト後の同期クロック１５に合オ〕せて同期ビット
を挿入し、出力ＢＵＳ４のデータを高速回線６ｂへ送出
する。

〔発明が解決しようとする課題〕

従来の多重化装置は以上のように構成されているので、
一方の高速回線から他方の高速回線へ多重化装置を経由
してデータを転送するという事が出来ないという問題点
があった。

この発明は上記のような問題点を解消する為になされた
もので、多重化装置に中継機能を追加する事を目的とす
る。

〔課題を解決するための手段〕

この発明に係る多重化装置は、ある高速回線から別の高
速回線へ転送するデータを記憶する記憶手段と、記憶手
段へのデータの書込み、読出し制御を行う制御手段とを
設けたものである。

〔作用〕

この発明における記憶手段は、ある高速回線から別の高
速回線へのデータを記憶しておき、所定高速回線側カー
ドを用いているときに制御手段により記憶手段に別の高
速回線側カードのデータの書込みを許可し、かつ別の高
速回線側カードを使用しているときには制御手段により
記憶手段に所定の高速回線側カードのデータの書込みを
許可して複数の高速回線のデータの高速度データ中継を
行う。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、第９図と同一部分には同一符号を付すのみ
にとどめる。すなわち、１ａ〜１ｎ、２ａ〜２ｎ、３，
４．．５ａ　　５ｃ、６ａ−６ｃ、７〜９は第９図と同
様である。

４０はアドレス・デコーダで、タイミング制御回路７か
らのアドレスＢＵＳ８が接続され、またサイクリック・
クロック５８が入力されるようになっている。

４２はカウンタで、アドレス・デコーダ４０からのカウ
ンタ用クロック４１と同期クロック９を入力信号とし、
カウンタ４２にはデータ用ＲＡＭ書込みアドレスＢ　Ｕ
　Ｓ　４．３が接続され、データ用ＲＡＭ書込みアドレ
スＢ　Ｕ　Ｓ　４．３は、読出しアドレス・メモリ４４
とＲ／Ｗ　（読出し／書込み）セレクタ４６へ接続され
ている。

読出しアドレス・メモリ４４からは、データ用ＲＡＭ読
出しアドレスＢＵＳ４５が接続され、データ用ＲＡＭ読
出しアドレスＢＵＳ４５は、Ｒ／Ｗセレクタ４６へ接続
されている。またＲ／Ｗセ一レクタ４６へはサイクリック・クロック５８も入力され
ている。

５０は記憶手段としてのデータ用ＲＡＭで、データ用Ｒ
ＡＭ５０のアドレスへは、Ｒ／Ｗセレクタ４６からのデ
ータ用ＲＡＭアドレスＢ　Ｕ　Ｓ　４．７が接続され、
データ用ＲＡＭ５０のＲ／Ｗ制御端子へは、Ｒ／Ｗセレ
クタ４６からのＲ／Ｗ制御信号４８が入力されるように
なっている。

５３は入力ＢＵＳ用ゲートで、入力端子は入力Ｂｕｓ　
３へ、出力端子はデータ用ＲＡ　ＭデータＢＵ　Ｓ　５
１を介してデータ用ＲＡＭ５０へ接続されている。

データ用ＲＡＭテータＢＵＳ５１は、ラッチ５２へも接
続されている。４９はＲ，／Ｗセレクタ４６からのラッ
チクロックであり、ラッチ５２のクロック端子に入力さ
れている。５４はラッチ５２に接続されるラッチ出力Ｂ
ＵＳである。

このラッチ出力ＢＵＳ５４は出力ＢＵＳ用ゲート５７の
入力端子へ接続され、出力ＢＵＳ用ゲート５７の出力端
子は出力ＢＵＳ４へ接続されている。

入力ＢＵＳ用ゲート５３の制御端子へは、Ｒ／Ｗセレク
タ４６からの入力ＢＵＳ用ゲート許可信号５６が入力さ
れている。出力ＢＵＳ用ゲート５７の制御端子へは、ア
ドレス・デコーダ４０からの出力ＢＵＳ用ゲート許可信
号５５が入力されている。

第２図、第３図はこの発明の一実施例の説明図であり、
第２図（ａ）の３１は第１の高速回線６ａからの入力デ
ータ、第２図（ｂ）の３２は第２の高速回線６ｂからの
入力データ、第２図（ｃ）の３３は第３の高速回線６Ｃ
からの入力データ、第２図（ｄ）の３７は第１の高速回
線６ａへの出力データ、第２図（ｅ）の３８は第２の高
速回線６ｂへの出力データ、第２図（ｆ）の３９は第３
の高速回線６Ｃへの出力データである。

また、第３図（ａ）の６０はデータ用ＲＡＭ書込みアド
レスＢＵＳ値、第３図（ｂ）の６１はＲ／Ｗ制御信号、
第３図（ｃ）の６２はデータ用ＲＡＭアドレスＢＵＳ値
、第３図（ｄ）の６３は入力ＢＵＳ用ゲート許可信号、
第３図（ｅ）の６４はデータ用ＲＡＭデータＢＵＳ値、
第３図（ｆ）の６５はラッチ、クロック、第３図（ｇ）
の６６はラッチ出力ＢＵＳ値、第３図（ｈ）の６７は出
力ＢＵＳ用ゲート許可信号、第３図（ｉ）の６８は出力
ＢＵＳ値である。

なお、アドレス・デコーダ４０、カウンタ４２、読出し
アドレス・メモリ４４、Ｒ／Ｗセレクタ４６、ラッチ５
２、入力ＢＵＳ用ゲート５３、出力ＢＵＳ用ゲート５７
により、記憶手段としてのデータ用ＲＡＭ５０の書込み
読出しの制御手段を構成している。

次に動作について説明する。第２図において、第１の高
速回線６ａが、第２の高速回線６ｂと第３の高速回線６
Ｃとの間でＩＯＨビットずっデータ転送を行う場合、第
１の高速回線６ａから第２の高速回線６ｂと第３の高速
回線６ｃへ送られるデータは、第１の高速回線６ａから
の入力データ３１　（第２図（ａ））に含まれており、
タイミング制御回路７は第２の高速回線６ｂへのデータ
（第２図中Ａ１で示される）を取り込むために、第２の
高速回線側カード５ｂのアドレスを出力し、次に第３の
高速回線６Ｃへのデータ（第２図中Ｂ１で示される）を
取り込むために、第３の高速回線側カード５Ｃのアドレ
スを出力する。

アドレス・デコーダ４０は、タイミング制御回路７のも
つ３８６０の同期で動作しているカウンタのクロックを
サイクリック・クロック５８として取り込み、いずれか
の高速回線側カード５８〜５ｃのアドレスが選ばれてい
る間だけ、このサイクリック・クロック５８をカウンタ
用クロック４１として出力するので、第２の高速回線６
ｂへのデータ１．０　Ｈビットと第３の高速回線６Ｃへ
のデタＩＯＨビットの計２０　Ｈビットのデータを入力
する間、アドレス・デコーダ４０は２０Ｈ回、カウンタ
用クロック４１をカウンタ４２へ送出する。

カウンタ４２は、同期クロック９によってリセットされ
るので、カウンタ４２の出力値は、Ｏから２０　Ｈまで
カウンタ用クロック４１に合わせて変化する。

カウンタ４２の出力は、データ用ＲＡＭ書込みアドレス
ＢＵＳ４３として、Ｒ／Ｗセレクタ４６へ送られ、デー
タ用ＲＡＭ５０へ書き込むときのアドレスとして使われ
る。

Ｒ／Ｗ制御信号４８は、通常ハイ（リード）だが、デー
タ用ＲＡＭ書込みアドレスＢＵＳ４３の値が変化すると
、Ｒ／Ｗセレクタ４６は、サイクリック・クロック５８
の１クロツクをＲ／　Ｗ　制御信号４８へ出力する。

これによって、第３図（ｂ）の６１に示されるようにＲ
／Ｗ制御信号４８は１／２クロツク（口（ライト））に
なる。そして、データ用ＲＡＭアドレスＢＵＳ４７へは
データ用ＲＡＭ書込みアドレスＢＵＳ４３の値を送出す
る。

入力ＢＵＳ用ゲート許可信号５６として、第３図（ｄ）
の６３に示されるようにＲ／Ｗ制御信号６１を反転した
信号を送ると、ライトする時に許可となり、入力ＢＵＳ
３のデータは入力ＢＵＳ用ゲート５３を通過してデータ
用ＲＡＭデータＢＵＳ５１を介して、データ用ＲＡＭ５
０に書き込まれる。

したがって、カウンタ４２の出力値が２０Ｈまで変化す
ると、第２図中Ａ２．Ｂ２で示されるように第１の高速
回線６ａから第２の高速回線６ｂと第３の高速回線６Ｃ
へ送られるデータは、データ用ＲＡＭ５０のＩＨ〜２０
Ｈ番地に書き込まれる。

同様にして、第２図の高速回線６ｂから第１の高速回線
６ａへ送られるデータは、第２図中Ｃ２で示されるよう
にデータＲＡＭ５０の２１Ｈ〜３０Ｈ番地に書き込まれ
、第３の高速回線６Ｃから第１の高速回線６ａへ送られ
るデータは、第２図中Ｂ２で示されるように、データ用
ＲＡＭ５０の３１Ｈ〜４０Ｈ番地に書き込まれる。

再び、第１の高速回線６ａから第２の高速回線６ｂと第
３の高速回線６Ｃヘデータ転送する場合、カウンタ４２
は同期クロック９によってリセットされており、カウン
タ４２の出力値はＯＨから２０Ｈまでカウンタ用クロッ
ク４１に合わせて変化する。

読出しアドレス・メモリ４４として、ＲＡＭを用いてい
るとして、カウンタ４２の出力は読出しアドレス・メモ
リ４４へも入力されており、予め、読出しアドレス・メ
モリ４４の中にアドレスＩＨ〜１ｏＨへは２１Ｈ−３０
Ｈを、アドレス１１Ｈ〜２０Ｈへは３１Ｈ〜４０Ｈを書
いておくならば、データ用ＲＡＭ読出しアドレスＢＵＳ
４５へは、まず２１Ｈが出力され、カウンタ用クロック
４１に合わせて、次々とアドレスがインクリメントされ
、その内容である２２Ｈ〜３０Ｈが出力されて行く。

Ｒ／Ｗセレクタ４６は、データ用ＲＡＭ書込みアドレス
ＢＵＳ４３の値が変化すると、Ｒ／Ｗ制御信号４８を交
互にリード／ライトと変化させるが、第３図（ｃ）の６
２に示されるようにリートのときデータ用ＲＡＭアドレ
スＢＵＳ４７へはデータ用ＲＡＭ読出しアドレスＢＵＳ
４５の値を送出するので、データ用ＲＡＭデータＢＵＳ
５１へはデータ用ＲＡＭ、５０のアドレス２１Ｈの内容
がまず出力される。

アドレス２１Ｈへは先の第２の高速回線６ｂから第１の
高速回線６ａへのデータＩＯＨビットの最初の１ビツト
が書かれており、この値が第３図（ｅ）の６４に示され
るように、データ用ＲＡＭデータＢＵＳ５１へ出力され
る。

ラッチ・クロック４９は第３図（ｇ）に示すデータ用Ｒ
ＡＭ書込みアドレスＢＵＳ４３の値が変化したときのみ
出力するとするならば、ラッチ・クロック４９によって
データ用ＲＡＭデータＢＵＳ５１の値は、ラッチ５２へ
取り込まれ、ラッチ出力ＢＵＳ５４の値は第３図（ｇ）
のラッチ出力ＢＵＳ値６６に示されるように変化する。

出力ＢＵＳ用ゲート許可信号５５は第３図（ｈ）の６７
に示されるように、第１〜第３の高速回線側カード５８
〜５ｃのいずれかのアドレスが選ばれている間中、許可
されるとするならば、先の２１Ｈ番地の内容であるラッ
チ出力ＢＵＳ５４の値は出力ＢＵＳ用ゲート５７を経て
、出力ＢＵＳ４へ出力される。

同様にして、２２Ｈから３０Ｈの内容も出力されるが、
これは第２図中０２で示される第２の高速回線６ｂから
第１の高速回線６ａへのデータであり、次に３１Ｈ〜４
０Ｈの内容も出力されるが、これは第２図中Ｂ２で示さ
れる第３の高速回線６Ｃから第１の高速回線６ａへのデ
ータであり、第１の高速回線への出力データ３７（第２
図（ｄ））に示されるように、第２の高速回線６ｂから
のデータ（第２図中０３で示される）と第３の高速回線
６Ｃからのデータ（第２図中Ｂ３で示される）が、第１
の高速回線６ａへ転送される。

次に第２の高速回線側カード５ｂが選ばれると、第１の
高速回線６ａから第２の高速回線６ｂへのデータ（第２
図中Ａ２で示される）は読出しアドレス・メモリ４４の
アドレス２１）（〜３０Ｈの内容として、ＩＨ〜ＩＯＨ
を書き込んでおくことによって、第２の高速回線６ｂへ
の出力データ３８（第２図（ｅ））に示されるように、
第１の高速回線６ａからのデータ（第２図中Ａ３で示さ
れる）は第２の高速回線６ｂへ転送される。

次に第３の高速回線側カード５ｃが選ばれると、同様に
して第１の高速回線６ａから第３の高速回線６ｃへのデ
ータ（第２図中Ｂ２で示される）は読出しアドレス・メ
モリ４４のアドレス３１Ｈ〜４０Ｈの内容として、ＩＩ
Ｈ〜２０Ｈを書き込んでおくことによって、第３の高速
回線への出力データ３９　（第２図（ｆ））に示される
ように第１の高速回線６ａからのデータ（第２図中８３
で示される）は第３の高速回線６ｃへ転送される。

この第１図では読出しアドレス・メモリ４４として、Ｒ
ＡＭを用いていたが、高速回線へのデータのビット割当
てが固定的である場合など、ＲＯＭを用いた方が便利で
あり、ＲＯＭを用いても同様の効果が得られる。

また、以上の例では、高速度データの１ブロツクを連続
して中継するかのように示しているが、アドレス・デコ
ーダ４０へのアドレスを離散的にすることによって、連
続でないものも同様に扱い得る。

以上のように、この発明の第１の実施例によれば、高速
回線の数が増えても、多重化装置でＩＣの数を変えるこ
となく、高速度データの中継を行うことができる。

第４図はこの発明の第２の実施例のブロック図であり、
この第４図では高速回線６ａ、６ｂ、高速回線側カード
５ａ、５ｂの２系統とした場合を示しており、第１図の
データ用ＲＡＭ５０、ラッチ５２、入力ＢＵＳ用ゲート
５３、出力ＢＵＳ用ゲート５７、Ｒ／Ｗセレクタ４６、
読出しアドレス・メモリ４４、アドレス・デコーダ４０
は使用されていない。

代わって、ＦＩＦＯメモリ１２０ａ、１２０ｂ、ＦＩＦ
Ｏ用アドレアドレスーダ１１８が使用されている。この
ＦＩＦｏ用アドレアドレスーダ１］８にはアドレスＢＵ
Ｓ８が接続されている。ＦＩＦｏ用アドレアドレスーダ
１１８からは、ＦＩＦＯ制御信号１１９ａ、１１９ｂが
出力され、ＦＩＦＯ制御信号１１９ａ、１１９ｂはどち
らも第１および第２のＦＩＦ○メモリ１２０ａ、１２０
ｂへ接続されている。

次に動作について説明する。第５図は第４図の実施例の
動作を説明するための説明図で、第５図（ａ）の１２１
は第１の高速回線６ａからの入力データ、第５図（ｂ）
の１−２２は第１の高速回線６ａへの出力データ、第５
図（ｃ）の１２３は第２の高速回線６ｂからの入力デー
タ、第５図（ｄ）の１２４は第２の高速回線６ｂへの出
力データ、第５図（ｅ）の１２５は第１のＦＩＦＯメモ
リ１２０ａへ入るデータ、第５図（ｆ）の１−２６は第
２のＦＩＦＯメモリ］−２０ｂへ入るデータである。

いま、タイミング制御回路７は３８６０個あるカウンタ
値ごとに端末カード２８〜２ｎと第１および第２の高速
回線カード５ａ、５ｂのアドレスを対応させたメモリを
持っており、このメモリから出力されるアドレス値は、
アドレスＢＵＳ８を介して各端末カード２８〜２ｎとＦ
ＩＦＯ用アドレアドレスーダ１１８へ送られる。

第１．の高速回線６ａから第２の高速回線６ｂへ送られ
るデータは、第１の高速回線６ａからの入力データ１２
１　（第５図（ａ））の中に含まれており、タイミング
制御回路７は第２の高速回線６ｂへのデータ（第５図中
８１で示される）を取り込むために第２の高速回線側カ
ード５ｂのアドレスを出力する。

ＦＩＦＯ用アドレアドレスーダ１１８は、制御信号１１
９　ａをＯＦＦに、制御信号１１９ｂをＯＮにすること
によって、第２のＦＩＦＯメモリ１２０ｂへ入るデータ
１２６（第５図（ｆ））に示されるように、第２のＦＩ
ＦＯメモリ１２０　ｂにデータ（第５図中Ａ２で示され
る）を書き込む。

次に第２の高速回線６ｂから第１の高速回線６ａへ送ら
れるデータは、第２の高速回線６ｂからの入力データ１
２３（第５図（Ｃ））に含まれており、タイミング制御
回路７は第１の高速回線６ａへのデータ（第５図中８１
で示される）を取り込むために第１の高速回線側カード
５ａのアドレスを出力する。

ＦＩＦＯ用アドレアドレスーダ］、１８は、制御信号１
１９ａをＯＮに、制御信号］−１，９ｂをＯＦＦにする
ことによって、第１のＦＩＦＯメモリ］２０ａへ入るデ
ータ１２５（第５図（ｅ））に示されるように、第１の
ＦＩＦ○メモリ１２０ａにデータ　（第５図中Ｂ２で示
される）を書き込む。

このとき、第２のＦＩＦＯメモリ１２０ｂからの読出し
も許可され、先のデータ（第５図中Ａ２で示される）が
出力ＢＵＳ４に送出され、第２の高速回線６ｂへの出力
データ１２４（第５図（ｄ））に示されるように、第２
の高速回線６ｂへ第」。

の高速回線６ａからのデータが出力される。

第６図はこの発明の第３の実施例のブロック図であり、
この第６図では、１個のＦＩＦＯメモリ１２０を使用し
たものであり、第５図（ｇ）の１２７はこのＦＩＦ○メ
モリ１２０への入力データを示す。この第６図のように
、ＦＩＦＯメモリエ２０がｊ−個でも多重化装置に中継
機能を持たせることができる。

第１の高速回線６ａから第２の高速回線６ｂへ送られる
データは、第１の高速回線６ａからの入力データ１２１
　（第５１ｍ　（ａ）　）の中に含まれており、タイミ
ング制御回路７は第２の高速回線６ｂへのデータ（第５
図中Ａ１で示される）を取り込むために第２の高速回線
側カード５ｂのアドレスを出力するが、ＦＩＦＯ用アド
レアドレスーダ１１８は、制御信号１１９をＯＮにする
ことによって、ＦＩＦＯメモリ１２０へ入るデータ１２
７（第５図（ｇ））に示されるように、ＦＩＦＯメモリ
１２０にデータ（第５図中Ａ３で示される）を書き込む
。

次に、第２の高速回線６ｂから第１の高速回線６ａへ送
られるデータは、第２の高速回線６ｂからの入力データ
１２３（第５図（Ｃ））に含まれており、タイミング制
御回路７は第１の高速回線へのデータ（第５図中Ｂ１で
示される）を取り込むために第１の高速回線側カード５
ａのアドレスを出力する。

ＦＩＦＯ用アドレアドレスーダ１１８は、制御信号１１
９をＯＮにすることによって、ＦＩＦ○メモリ１２０へ
入るデータ１２７（第５図（ｇ））に示されるように、
ＦＩＦＯメモリ」−２０にデータ（第５図中Ｂ３で示さ
れる）を書き込む。

このとき、ＦＩＦ○メモリ１２０からの読出しも許可さ
れ、先のデータ（第５図中Ａ３で示される）が出力ＢＵ
Ｓ４に送出され、第２の高速回線６ｂへの出力データ１
．２４　（第５図（ｄ））に示されるように、第２の高
速回線６ｂへ第１−の高速回線６ａからのデータが出力
される。

なお、第４図ではＦＩＦＯメモリ１２０ａ、１２０ｂが
記憶手段となり、ＦＩＦＯアドレス・デコーダ］、１８
が記憶手段への書込み読出し制御手段となるものであり
、第６図ではＦＩＦ○メモリ」−２０が記憶手段で、Ｆ
ＩＦＯ用アドレアドレスデコーダ１１８書込み読出し制
御手段となるものである。

また、第４図、第６図の例では、高速データの］−ブロ
ックを連続して中継するかのように示しているが、ＦＩ
ＦＯメモリへのアドレスを離散的にすることによって、
連続でないものも同様に扱い得る。

以上のように、第４図、第６図の実施例によれば、ＦＩ
ＦＯメモリとＦＩＦＯ用アドレアドレスダを用いること
によって、一方の高速回線から他方の高速回線へデータ
を転送することができる。

第７図はこの発明の第４の実施例のブロック図であり、
１５０はＦＩＦＯ９込み用アドレス・デコーダで、タイ
ミング制御回路７からのアドレスＢ　Ｕ　Ｓ　８が接続
されており、ＦＩＦＯ書込み制御信号１６０ａ〜１６０
ｃを出力する。

ＦＩＦ○書込み制御信号」、　６０　ａ　−１，６０ｃ
はＦＩＦＯメモリ１４０　ａ−１４０ｃに接続されてい
る。ＦＩＦＯ書込み用アドレス・デコーダ１５０からは
カウンタ用クロック１７０．ＦＩＦＯ許可信号１８０も
出力され、カウンタ用クロック１７０は、カウンタ１９
０に接続され、カウンタ１９ｏへはタイミング制御回路
７からの同期クロック９も接続されている。

カウンタ１．９０からは、カラン１〜値が出力され、こ
れがメモリ・アドレスＢＵＳ２００として、メモリ２１
０に接続されている。

２２０はメモリ２１０とＦＩＦ○読出し用アドレス・デ
コーダ２３０間に接続されたＰＩＦ○ＩＦＯア１くレス
ＢＵＳであり、ＦＩＦＯ読出し用アドレス・デコーダ２
３０には、Ｆ丁ＦＯ許可信号１８０も入力されている。

ＦＩＦＯ読出し用アト！ノス・デコーダ２３０からはＦ
ＩＦＯ読出し制御信号２４．　Ｏａ　−２４０ｃがそれ
ぞれＦＩＦ○メモリ１４０ａ〜１０４−　ｃへ送出する
ようにしている。

この第７図では、ＦＩＦ○メモリ１４０ａ〜１４、　Ｏ
ｃにより記憶手段を構成し、ＦＩＦＯ書込み用アドレス
・デコーダ１．５０、カウンタ１．９０、メモリ２］、
Ｏ，ＦＩＦＯ読出し用アドレス・デコーダ２３０により
制御手段を構成している。

また、１ａ〜１．ｎ、２ａ〜２　ｎ　＋　３　＋　４　
＋　５　ａ〜５ｃ、６ａ〜６ｃ、７〜９は第」図の実施
例と同様である。

第８図は第７図の実施例の動作説明図であり、第８図（
ａ）の３１．０は第１の高速回線６ａからの入力データ
、第８図（ｂ）の３２０は第２の高速回線６ｂからの入
力データ、第８図（ｃ）の３３０は第３の高速回線６ｃ
からの入力データ、第８図（ｄ）の３４０は第１のＦＩ
Ｆ○メモリ１４０ａへ入るデータ、第８図（ｅ）の３５
０は第２のＦＩＦＯメモリ１４０ｂへ入るデータ、第８
図（ｆ）の３６０は第３のＦＩＦ○メモリ１４０ｃへ入
るデータ、第８図（ｇ）の３７０は第１の高速回線６ａ
への出力データ、第８図（ｈ）の３８０は第２の高速回
線６ｂへの出力データ、第８図（１）の３９０は第３の
高速回線６Ｃへの出力データである。

次に動作について説明する。第１の高速回線６ａが第２
の高速回線６ｂと第３の高速回線６Ｃとの間でデータ転
送を行う場合、第１の高速回線６ａから第２の高速回線
６ｂと第３の高速回線６Ｇへ送られるデータは、第１の
高速回線６ａからの入力データ３１０（第８図（ａ））
に含まれており、タイミング制御回路７は第２の高速回
線６ｂへのデータ（第８図中Ａ１で示される）を取り込
むために、第２の高速回線側カード５ｂのアドレスを出
力する。

ＦＩＦＯ書込み用アドレス・デコーダ１５０は第２のＦ
ＩＦ○書込み制御信号１６０ｂをＯＮに、それ以外のＦ
ＩＦＯ書込み制御信号１６０ａ、１６０ｃをＯＦＦにす
ることによって、第２のＦＩＦ○メモリ１４０ｂへ入る
データ３５０（第８図（ｅ））に示されるように、第２
のＦＩＦＯ１４０ｂにデータ（第８図中Ａ２で示される
）を書き込む。

同様にして、第３の高速回線６Ｃへのデータ（第８図中
Ｂ１で示される）を取り込むために、タイミング制御回
路７は第３の高速回線側カード５ｃのアドレスを出力す
る。

ＦＩＦ○書込み用アドレス・デコーダ１５０は第３のＦ
ＩＦ○書込み制御信号１６０ｃをＯＮに、それ以外のＦ
ＩＦＯ書込み制御信号１６０ａ、１６０ｂをＯＦＦにす
ることによって、第３のＦＩＦ○メモリ１．４０　ｃへ
入るデータ３６０（第８図（ｆ））に示されるように、
第３のＦＩＦＯメモリ１４０ｃにデータ（第８図中Ｂ２
で示される）を書き込む。

第２の高速回線６ｂから第１の高速回線６ａへ送られる
データは、第２の高速回線６ｂからの入力データ３２０
（第８図（ｂ））に含まれており、タイミング制御回路
７は第１の高速回線へのデータ（第８図中６１で示され
る）を取り込むために、第１の高速回線側カード５Ｃの
アドレスを出力する。

ＦＩＦ○書込み用アドレス・デコーダ１５０は第１のＦ
ＩＦＯ書込み制御信号１６０ａをＯＮに、それ以外のＦ
ＩＦＯ書込み制御信号１６０ｂ、１６０ｃをＯＦＦにす
ることによって、第１のＦＩＦＯメモリ１４０ａへ入る
データ３４０（第８図（ｂ））に示されるように、第１
のＦＩＦＯメモリ１．４０　ａにデータ（第８図中Ｃ２
で示される）を書き込む。

第３の高速回線６ｃから第１の高速回線６ａへ送られる
データは、第３の高速回線６Ｃからの入力データ３３０
（第８図（Ｃ））に含まれており、タイミング制御回路
７は第１の高速回線６ａへのデータ（第８図中Ｂ１で示
される）を取り込むために、第コ−の高速回線側カード
５ｃのアドレスを出力する。

ＦＩＦＯ書込み用アドレス・デコーダ１５０は第１のＦ
ＩＦ○書込み制御信号１６０ａをＯＮに、それ以外のＦ
ＩＦ○書込み制御信号１６０ｂ、１６０ｃをＯＦＦにす
ることによって、第１のＦＩＦ○メモリ１４０ａへ入る
データ３４０（第８図（ｄ））に示されるように、第１
のＦＩＦＯメモリ１４０ａにデータ（第８図中Ｂ２で示
される）を書き込む。

再び、第１の高速回線６ａから、第２の高速回線６ｂと
第３の高速回線６Ｃヘデータを転送する場合、同期クロ
ック９に合わせてカウンタ１９０はリセットされる。

ＦＩＦＯ書込み用アドレス・デコーダ１５０は第１〜第
３の高速回線側カード５８〜５Ｃのいずれかのアドレス
が選ばれる度にカウンタ用クロック１７０を送る。

まず、第２の高速回線側カード５ｂが選ばれ、次に第３
の高速回線側カード５Ｃが選ばれるので、２回クロック
を送ることになる。したがって、カラント値が上がり、
メモリ・アドレスＢＵＳ２００の値が「Ｏ」から「１」
へ、そして「１」がら「２」へと変化する。メモリ２１
０にはＲＡＭを用いているとして、予めメモリ２１０の
中にメモリ・アドレス値ｒｌＪへは第１の高速回線側カ
ード５ａのアドレスをメモリ・アドレス値「２」へも第
１の高速回線側カード５ａのアドレスを書き込んでおく
と、この値がＦＩＦ○読出しアドレスＢＵＳ　２２０へ
出力される。

ＦＩＦＯ書込み用アドレス・デコーダ１５０は、ＦＩＦ
○許可信号１８０をＦＩＦ○メモリへの書込み制御信号
１６０ａ〜１６０ｃの何れがをＯＮにするときのみ許可
するとしておくならば、先のＦＩＦ○読出しアドレスＢ
ＵＳ２２０へ第１の高速回線側カード５ａのアドレスが
出力されているときに、ＦＩＦＯ続出し用アドレス・デ
コーダ２３０はこの値を解読して、ＦＩＦＯ許可信号１
８０が許可になっているので、第１のＦＩＦ○続出し制
御信号２４０ａをＯＮに、それ以外のＦＩＦ○読出し制
御信号２４０ｂ、２４．ＯｃをＯＦＦにする。

これによって、先のデータ（第８図中Ｃ２，Ｂ２で示さ
れる）が出力ＢＵＳ４へ送出され、第１の高速回線６ａ
への出力データ３７０（第８図（ｇ））に示されるよう
に、第２の高速回線６ｂからのデータ（第８図中Ｃ３で
示される）と、第３の高速回線６ｃからのデータ（第８
図中Ｂ３で示される）が、第１の高速回線６ａへ転送さ
れる。

次に、第２の高速回線側カード５ｂが選ばれると、同様
にして、１回クロックを送るので、カウント値が１つ上
がり、メモリ・アドレスＢＵＳ２００の値は２から３へ
変化する。予めメモリ２１０の中にメモリ・アドレス値
３へは第２の高速回線側カード５ｂのアドレスを書き込
んでおくと、この値がＦＩＦ○読出しアドレスＢＵＳ２
２０へ出力され、ＦＩＦ○許可信号１８０も許可になっ
ているので、ＦＩＦ○読出し用アドレス・デコダ２３０
はこの値を解読して、第２のＦＩＦ○読出し制御信号２
４０ｂをＯＮに、それ以外のＦＩＦ○読出し制御信号２
４０ａ、２４．ＯｃをＯＦＦにする。

これによって、先のデータ（第８図中Ａ２で示される）
が出力ＢＵＳ４へ送出され、第２の高速回線６ｂへの出
力データ３８０（第８図（ｈ））されるように、第１の
高速回線６ａからのデータ（第８図中Ａ３で示される）
が、第２の高速回線６ｂへ転送される。

次に、第３の高速回線側カード５ｃが選ばれると、同様
にして、１回クロックを送るので、カウント値が１つ上
がりメモリ・アドレスＢＵＳ２００の値は「３」から「
４」へ変化する。

予めメモリ２］０の中にメモリ・アドレス値４へは第３
の高速回線側カード５ｃのアドレスを書き込んでおくと
、この値がＦＩＦＯ読出しアドレスＢＵＳ２２０へ出力
され、ＦＩＦ○許可信号１８０も許可になっているので
、ＦＩＦ○読出し用アドレス・デコーダ２３０はこの値
を解読して、第３のＦＩＦ○読出し制御信号２４０ｃを
ＯＮに、それ以外のＦＩＦ○読出し制御信号２４０ａ、
２４、　ＯｂをＯＦＦにする。

これによって、先のデータ（第８図中Ｂ２で示される）
が出力ＢＵＳ４へ送出され、第３の高速回線６ｃへの出
力データ３９０（第８図（ｉ））に示されるように、第
１の高速回線６ａからのデータ（第８図中Ｂ３で示され
る）が、第３の高速回線６Ｃへ転送される。

なお、この第７図では、メモリ２１０としてＲＡＭを用
いていたが、高速回線へのデータのビット割当てが固定
的である場合など、ＲＯＭを用いた方が便利であり、Ｒ
ＯＭを用いても同様の効果が得られる。

また、第７図の例では、高速回線が３本の場合について
示したが、高速回線の数が増えても、高速回線の数だけ
ＦＩＦ○メモリを用いることによって、同様の効果を奏
する。

このように高速回線の数が３本以上であっても多重化装
置で、高速度データの中継を行うことができる。

〔発明の効果〕

以上のように、この発明によれば、複数の高速回線のう
ちの所定の高速回線から別の高速回線へ中継するデータ
を記憶し、この所定の高速回線側カードを使用している
とき制御手段により記憶手段に対して別の高速回線側カ
ードのデータの書込みを許可し、逆にこの別の高速回線
側カードを使用しているとき、制御手段により記憶手段
に所定の高速回線側カードのデータの書込みを許可して
、複数の高速回線のデータを高速度中継するように構成
したので、高速回線の数が増しても、多重化装置でＩＣ
の数を変えることなく、高速データの中継を行うことが
できる効果がある。

の構成を示すブロック図、第２図および第３図はそれぞ
れ同上実施例の動作を説明するための説明図、第４図は
この発明の第２の実施例による多重化装置の構成を示す
ブロック図、第５図は同」二第２の実施例の説明を説明
するための説明図、第６図はこの発明の第３の実施例に
よる多重化装置の構成を示すブロック図、第７図はこの
発明の第４の実施例による多重化装置の構成を示すブロ
ック図、第８図は第７図の多重化装置の動作を説明する
ための説明図、第９図は従来の多重化装置の構成を示す
ブロック図、第１０図は第９図の多重化装置を説明する
ためのフレーム構成を示す説明図、第１１図は第９図の
多重化装置の動作を説明するための説明図である。

１８〜１ｎは低速回線、２ａ〜２ｎは端末カード、３は
入力ＢＵＳ、４は出力ＢＵＳ、５　ａ　〜５Ｃは高速回
線側カード、６８〜６ｃは高速回線、７はタイミング制
御回路、５０はデータ用ＲＡＭ、１、２０　、１２０　
ａ　、　１２０ｂ　、　１４０　ａ−１４０ＣはＦＩＦ
○メモリ、５０　、１．２０　、１２０　ａ　。

１．２０ｂ、１４０ａ−１４０ｃは記憶手段、４０はア
ドレス・デコーダ、４２，１９０はカウンタ、４４は読
出しアドレス・メモリ、４６はＲ／Ｗセレクタ、５２は
ラッチ、５３は入力ＢＵＳ用ゲー１〜．５７は出力ＢＵ
Ｓ用ゲート、１１８はＦＩＦＯ用アドレアドレスーダ、
１５０はＦＩＦＯ書込み用アドレス・デコーダ、２１０
はメモリ、２３ＯはＦＩＦＯ続出し用アドレス・デコー
ダ、４０゜４２．４４．．４６，５２，５３，５７，１
１８゜１５０．１９０，２１０，２３０は制御手段。

なお、図中、同一符号は同一、又は相当部分を示す。

特許出願人　　三菱電機株式会社暑第図第図

Claims

【特許請求の範囲】

複数の低速回線にそれぞれ接続された複数の端末カード
と、複数の高速回線にそれぞれ接続された複数の高速回
線側カードと、上記複数の高速回線の相互間にデータ転
送を行う場合にその転送するデータを上記高速回線から
上記高速回線側カードを経由して書き込みかつ読み出す
記憶手段と、上記端末カードと上記高速回線側カードの
アドレスを対応させて上記端末カードのデータを速度変
換して上記高速回線側カードに多重化伝送するタイミン
グ制御を行いかつ上記データ転送を行う場合に上記高速
回線から上記高速回線側カードにデータを取り込むタイ
ミングと上記記憶手段への書込みと読出しのタイミング
制御を行うタイミング制御回路と、上記タイミング制御
に基づく順序で上記高速回線側カードを経由して上記高
速回線からのデータを上記記憶手段に書き込みかつ上記
データ転送の場合と異なる時限で上記複数の高速回線の
相互間のデータ転送時にも上記タイミング制御に基づき
上記記憶手段に記憶されたデータを読み出して上記高速
回線側カードに出力する制御手段とを備えた多重化装置
。