JPH0245374B2 - - Google Patents
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- Publication number
- JPH0245374B2 JPH0245374B2 JP54164262A JP16426279A JPH0245374B2 JP H0245374 B2 JPH0245374 B2 JP H0245374B2 JP 54164262 A JP54164262 A JP 54164262A JP 16426279 A JP16426279 A JP 16426279A JP H0245374 B2 JPH0245374 B2 JP H0245374B2
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- JP
- Japan
- Prior art keywords
- inverter
- circuit
- input
- pulse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はパルス回路に関し、特に相補型絶縁ゲ
ート電界効果トランジスタ回路（以下
CMOSFET回路という）を含むパルス回路に関
する。
ート電界効果トランジスタ回路（以下
CMOSFET回路という）を含むパルス回路に関
する。
CMOSFET回路は、低消費電力、雑音余裕度
が大きい、動作範囲が広い等の特徴があり、広く
一般に使われている。
が大きい、動作範囲が広い等の特徴があり、広く
一般に使われている。
CMOSFET回路の入力部分に抵抗Ｒ及び容量
Ｃからなる充電回路又は放電回路を接続して、ワ
ンシヨツト回路、遅延回路等の入力信号に対して
所定の時間軸操作を行なうパルス回路を作ること
が出来る。従来、この様な回路では、その時定数
分、入力波形はなまり、そのなまりは、CMOS
回路において、消費電力の増大を招く原因とな
る。今、CMOSインバータ回路の消費電力につ
いて第１図及び第２図を用いて述べる。入力IN
がVDDレベルのときは、ＰチヤネルMOSFET１
が非導通（以下OFFと記す）、Ｎチヤネル
MOSFET２は導通（以下ONと記す）するが、
出力に負荷をとらない限り、電流は、VDDより
VSSへは流れない。又入力がVSSレベルのときは、
ＰチヤネルMOSFET１がONし、Ｎチヤネル
MOSFET２はOFFして、出力に負荷をとらない
限り電流はVDDよりVSSへは流れない。このよう
に入力が、安定している状態では、わずかに逆バ
イヤスのPNジヤンクシヨンの漏洩電流やゲート
表面の汚れなどによるゲート漏洩電流のみとな
り、ナノアンペア・オーダーの電流しか流れな
い。入力レベルが変化する場合について考えてみ
ると、負荷としてつながつた負荷容量を充放電す
る電流と、スイツチング時にＰチヤネル
MOSFETとＮチヤネルMOSFETが同時にON状
態になつたときにVDDよりVSSへ流れる電流（貫
通電流）とがある。
Ｃからなる充電回路又は放電回路を接続して、ワ
ンシヨツト回路、遅延回路等の入力信号に対して
所定の時間軸操作を行なうパルス回路を作ること
が出来る。従来、この様な回路では、その時定数
分、入力波形はなまり、そのなまりは、CMOS
回路において、消費電力の増大を招く原因とな
る。今、CMOSインバータ回路の消費電力につ
いて第１図及び第２図を用いて述べる。入力IN
がVDDレベルのときは、ＰチヤネルMOSFET１
が非導通（以下OFFと記す）、Ｎチヤネル
MOSFET２は導通（以下ONと記す）するが、
出力に負荷をとらない限り、電流は、VDDより
VSSへは流れない。又入力がVSSレベルのときは、
ＰチヤネルMOSFET１がONし、Ｎチヤネル
MOSFET２はOFFして、出力に負荷をとらない
限り電流はVDDよりVSSへは流れない。このよう
に入力が、安定している状態では、わずかに逆バ
イヤスのPNジヤンクシヨンの漏洩電流やゲート
表面の汚れなどによるゲート漏洩電流のみとな
り、ナノアンペア・オーダーの電流しか流れな
い。入力レベルが変化する場合について考えてみ
ると、負荷としてつながつた負荷容量を充放電す
る電流と、スイツチング時にＰチヤネル
MOSFETとＮチヤネルMOSFETが同時にON状
態になつたときにVDDよりVSSへ流れる電流（貫
通電流）とがある。
充放電時の消費電力Pdynは、入力がデユーテ
イ50％の方形波であるとすれば、CL・VDD 2・f0と
なり負荷容量CL、電源電圧VDDが一定なら、周波
数f0に比例して大きくなる。
イ50％の方形波であるとすれば、CL・VDD 2・f0と
なり負荷容量CL、電源電圧VDDが一定なら、周波
数f0に比例して大きくなる。
又、ＰチヤネルMOSFETとＮチヤネル
MOSFETが同時に導通状態になりVDDからVSSに
流れる電流は、各トランジスタのON時のインピ
ーダンスによつて異なる。
MOSFETが同時に導通状態になりVDDからVSSに
流れる電流は、各トランジスタのON時のインピ
ーダンスによつて異なる。
よつて全消費電力は
PD＝Pdyo＋PQ＋PS
となる。但し、Pdyoは動作時消費電力、PQは静消
費電力、PSはスイツチング時の消費電力である。
しかし、スイツチング時の消費電力PSは各トラン
ジスタのON抵抗によつて変わる。実際入力レベ
ルVINがVDD―｜VTP｜＜VINのとき（但しVTPはＰ
チヤネルMOSFETの閾値電圧）、Ｐチヤネル
MOSFETはOFF状態で、VDDよりVSSへ流れる電
流は、ほとんど流れず、又VIN＜VTNのときも
（但しVTNはＮチヤネルMOSFETの閾値電圧）Ｎ
チヤネルMOSFETはOFF状態で、VDDよりVSSへ
流れる電流はほとんど流れない。しかし入力レベ
ルVTN＜VIN＜VDD−｜VTP｜のときは、すなわち
入力電圧VINがＮチヤネルMOSFETの閾値電圧
VTNを越えると、徐々に電流が流れはじめ、さら
に入力電圧が上昇してVDD／２付近（論理閾値電
圧）では、両方のトランジスタがONした状態と
なり貫流電流は最大となり、さらに入力電圧が上
昇するとＰチヤネルMOSFETがOFFしはじめて
電流は減少する。この様子は、第２図、第３図に
示す。この様に入力波形がなまつていると、Ｐチ
ヤネルMOSFET、ＮチヤネルMOSFETが共に
ONしている時間が長くなり消費電力は大きくな
るという欠点がある。
費電力、PSはスイツチング時の消費電力である。
しかし、スイツチング時の消費電力PSは各トラン
ジスタのON抵抗によつて変わる。実際入力レベ
ルVINがVDD―｜VTP｜＜VINのとき（但しVTPはＰ
チヤネルMOSFETの閾値電圧）、Ｐチヤネル
MOSFETはOFF状態で、VDDよりVSSへ流れる電
流は、ほとんど流れず、又VIN＜VTNのときも
（但しVTNはＮチヤネルMOSFETの閾値電圧）Ｎ
チヤネルMOSFETはOFF状態で、VDDよりVSSへ
流れる電流はほとんど流れない。しかし入力レベ
ルVTN＜VIN＜VDD−｜VTP｜のときは、すなわち
入力電圧VINがＮチヤネルMOSFETの閾値電圧
VTNを越えると、徐々に電流が流れはじめ、さら
に入力電圧が上昇してVDD／２付近（論理閾値電
圧）では、両方のトランジスタがONした状態と
なり貫流電流は最大となり、さらに入力電圧が上
昇するとＰチヤネルMOSFETがOFFしはじめて
電流は減少する。この様子は、第２図、第３図に
示す。この様に入力波形がなまつていると、Ｐチ
ヤネルMOSFET、ＮチヤネルMOSFETが共に
ONしている時間が長くなり消費電力は大きくな
るという欠点がある。
このためMOSFET回路においては入力として
立上り時間、立下り時間の小さい波形が望ましい
が、回路構成上、RC回路を入力に接続する回路
では、スイツチング時の消費電力は増大して
CMOSFET回路の特徴である低消費電力が損な
われる。
立上り時間、立下り時間の小さい波形が望ましい
が、回路構成上、RC回路を入力に接続する回路
では、スイツチング時の消費電力は増大して
CMOSFET回路の特徴である低消費電力が損な
われる。
本発明は、RC回路を入力側に接続したCMOS
インバータを含み、入力信号に対して所定の時間
軸操作を行なうパルス回路のスイツチング時の消
費電力の低減を目的とする。
インバータを含み、入力信号に対して所定の時間
軸操作を行なうパルス回路のスイツチング時の消
費電力の低減を目的とする。
本発明によれば、時定数手段を有する充電回路
または放電回路を入力側に接続した相補型絶縁ゲ
ート電界効果トランジスタからなるインバータを
もち、その入力端がフローテイング状態とならな
いような論理回路の出力端に接続され、入力信号
に応答して前記時定数手段で決まる所定幅のパル
ス信号を発生するパルス回路において、出力段の
インバータのパルス出力をゲートにうけ、前記出
力段のインバータのパルス出力のパルス幅が確定
した後オン状態となる電界効果トランジスタを前
記出力段インバータの入力端と電源との間に接続
したことを特徴とするパルス回路が得られる。
または放電回路を入力側に接続した相補型絶縁ゲ
ート電界効果トランジスタからなるインバータを
もち、その入力端がフローテイング状態とならな
いような論理回路の出力端に接続され、入力信号
に応答して前記時定数手段で決まる所定幅のパル
ス信号を発生するパルス回路において、出力段の
インバータのパルス出力をゲートにうけ、前記出
力段のインバータのパルス出力のパルス幅が確定
した後オン状態となる電界効果トランジスタを前
記出力段インバータの入力端と電源との間に接続
したことを特徴とするパルス回路が得られる。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第４図は従来のワンシヨツト回路の一代表例を
示す回路接続図で、各点の動作波形を第５図に示
す。第５図においてCMOSインバータ４の入力
波形６に注目すると、電圧波形がインバータ４の
論理閾値電圧を越えるとインバータ４の出力は
“Ｌ”レベルとなる。しかし、コンデンサＣの充
電はまだ行なわれており、インバータ４を構成す
る両方のFETがON状態の間は貫流電流は流れ続
け、入力電圧６がVDDレベルになつて完全にOFF
となる。論理閾値電圧を越えて以降は図示のよう
にRC時定数で充電を続ける必要はなく、電圧レ
ベルを急激にVDDレベルに引きあけることができ
ればCMOSインバータの貫通電流を減らすこと
ができる。
示す回路接続図で、各点の動作波形を第５図に示
す。第５図においてCMOSインバータ４の入力
波形６に注目すると、電圧波形がインバータ４の
論理閾値電圧を越えるとインバータ４の出力は
“Ｌ”レベルとなる。しかし、コンデンサＣの充
電はまだ行なわれており、インバータ４を構成す
る両方のFETがON状態の間は貫流電流は流れ続
け、入力電圧６がVDDレベルになつて完全にOFF
となる。論理閾値電圧を越えて以降は図示のよう
にRC時定数で充電を続ける必要はなく、電圧レ
ベルを急激にVDDレベルに引きあけることができ
ればCMOSインバータの貫通電流を減らすこと
ができる。
第６図は本発明の一実施例を示す回路接続図
で、RC時定数回路とインバータ４の入力側との
間にＰチヤネルMOSFET７をプルアツプ抵抗と
して接続したもので、ＰチヤネルMOSFET７の
ソース、ドレイン及びゲートはそれぞれインバー
タの入力、電源電圧VDDおよびインバータ４の出
力に接続されている。その他は第４図に示した従
来のワンシヨツト回路と同じである。今入力IN
が“Ｌ”から“Ｈ”に変化すると否定論理和回路
（NOR回路）３の出力は“Ｈ”から“Ｌ”に変化
し、インバータ４の入力側電位は“Ｈ”から
“Ｌ”に変化したのちRCできまる時定数で充電の
ため上昇しはじめる。出力OUTは“Ｌ”から
“Ｈ”に変化するが、インバータ４の入力側電位
がインバータ４の論理閾値に達した時点で“Ｌ”
レベルになる。するとＰチヤネルMOSFET７が
導通しはじめる結果としてインバータ4の入力側
電位は速やかにVDDにプルアツプされ、インバー
タ４の貫通電流も亦速やかに減少する。第７図に
各点の動作波形を示す。第７図において点線はＰ
チヤネルMOSFET７を接続しない場合の波形で
ある。貫通電流IDDは入力INの立上り時間が短い
ものとすればINの立上り時にはわずかの時間し
か流れず、結局のところワンシヨツト回路の貫通
電流による消費電力は本発明の適用により約半分
に低減される。
で、RC時定数回路とインバータ４の入力側との
間にＰチヤネルMOSFET７をプルアツプ抵抗と
して接続したもので、ＰチヤネルMOSFET７の
ソース、ドレイン及びゲートはそれぞれインバー
タの入力、電源電圧VDDおよびインバータ４の出
力に接続されている。その他は第４図に示した従
来のワンシヨツト回路と同じである。今入力IN
が“Ｌ”から“Ｈ”に変化すると否定論理和回路
（NOR回路）３の出力は“Ｈ”から“Ｌ”に変化
し、インバータ４の入力側電位は“Ｈ”から
“Ｌ”に変化したのちRCできまる時定数で充電の
ため上昇しはじめる。出力OUTは“Ｌ”から
“Ｈ”に変化するが、インバータ４の入力側電位
がインバータ４の論理閾値に達した時点で“Ｌ”
レベルになる。するとＰチヤネルMOSFET７が
導通しはじめる結果としてインバータ4の入力側
電位は速やかにVDDにプルアツプされ、インバー
タ４の貫通電流も亦速やかに減少する。第７図に
各点の動作波形を示す。第７図において点線はＰ
チヤネルMOSFET７を接続しない場合の波形で
ある。貫通電流IDDは入力INの立上り時間が短い
ものとすればINの立上り時にはわずかの時間し
か流れず、結局のところワンシヨツト回路の貫通
電流による消費電力は本発明の適用により約半分
に低減される。
第８図は本発明の他の実施例である単安定マル
チバイブレータの回路接続図で、入力信号の立下
りと共にCMOSインバータ８の入力９も立下り
“Ｌ”になる。インバータ８の出力１０は“Ｈ”
になりＰチヤンネルMOSFET１１はオフとな
る。この状態でC1が充電され、インバータ８の
論理閾値を超えるまで充電されるとインバータ８
の出力１０は“Ｌ”に変化しＰチヤンネル
MOSFET１１がオンする。この結果インバータ
８の入力電位が高速にVDDにプルアツプされる。
インバータ８の出力１０が“Ｈ”の期間に逆流防
止ダイオード１２を介して容量C2に充電された
電荷はインバータ８の出力１０が“Ｌ”になると
共に抵抗R2を介して放電されCMOSインバータ
１３の入力電位１４が論理閾値以下になつたとこ
ろでOUTは“Ｌ”から“Ｈ”になり、Ｎチヤネ
ルMOSFET１５が導通しはじめて入力電位１４
をVSSにプルダウンする。こうしてCMOSインバ
ータ８及び１３の貫通電流による消費電力はそれ
ぞれＰチヤネルMOSFET１１のプルアツプ作用
及びＮチヤネルMOSFET１５のプルダウン作用
により大略従来の半分に低減される。第９図は各
点の動作波形を示す図で、点線はプルアツプ又は
プルダウンなしの場合の波形である。なお、IDD
は電源間に流れる電流である。
チバイブレータの回路接続図で、入力信号の立下
りと共にCMOSインバータ８の入力９も立下り
“Ｌ”になる。インバータ８の出力１０は“Ｈ”
になりＰチヤンネルMOSFET１１はオフとな
る。この状態でC1が充電され、インバータ８の
論理閾値を超えるまで充電されるとインバータ８
の出力１０は“Ｌ”に変化しＰチヤンネル
MOSFET１１がオンする。この結果インバータ
８の入力電位が高速にVDDにプルアツプされる。
インバータ８の出力１０が“Ｈ”の期間に逆流防
止ダイオード１２を介して容量C2に充電された
電荷はインバータ８の出力１０が“Ｌ”になると
共に抵抗R2を介して放電されCMOSインバータ
１３の入力電位１４が論理閾値以下になつたとこ
ろでOUTは“Ｌ”から“Ｈ”になり、Ｎチヤネ
ルMOSFET１５が導通しはじめて入力電位１４
をVSSにプルダウンする。こうしてCMOSインバ
ータ８及び１３の貫通電流による消費電力はそれ
ぞれＰチヤネルMOSFET１１のプルアツプ作用
及びＮチヤネルMOSFET１５のプルダウン作用
により大略従来の半分に低減される。第９図は各
点の動作波形を示す図で、点線はプルアツプ又は
プルダウンなしの場合の波形である。なお、IDD
は電源間に流れる電流である。
以上説明したように本発明によれば、MOSイ
ンバータの入力側にRC時定数回路を接続して、
入力信号に対して所定の時間軸操作を行なうパル
ス回路において、CMOSインバータを構成する
FETの双方が導通する時間を必要最小限に押え
ることができ、パルス回路の消費電力低減に著し
い効果がある。
ンバータの入力側にRC時定数回路を接続して、
入力信号に対して所定の時間軸操作を行なうパル
ス回路において、CMOSインバータを構成する
FETの双方が導通する時間を必要最小限に押え
ることができ、パルス回路の消費電力低減に著し
い効果がある。
第１図はCMOSインバータの回路接続図、第
２図はCMOSインバータの入出力特性曲線（実
線）並びに貫通電流IDDと入力電圧VINの関係を示
す図、第３図ａ及びｂはそれぞれCMOSインバ
ータの入力電圧VINの時間的変化の例および貫通
電流IDDの時間的変化を示す図、第４図は従来の
ワンシヨツト回路を示す回路接続図、第５図は第
４図の回路の各点の動作波形を示す図、第６図及
び第７図はそれぞれ本発明の一実施例を示す回路
接続図及び各点の動作波形を示す図、第８図及び
第９図はそれぞれ本発明の他の実施例を示す回路
接続図及び各点の動作波形を示す図である。 １…ＰチヤネルMOSFET、２…Ｎチヤネル
MOSFET、３…否定論理和回路、４，８，１３
…CMOSインバータ、５…４の出力、６…４の
入力、７，１１…ＰチヤネルMOSFET、９…８
の入力、１０…８の出力、１２…ダイオード、１
４…１３の入力、１５…ＮチヤネルMOSFET、
VDD…高電位電源、VSS…低電位電源、IN…入力
端子、OUT…出力端子。
２図はCMOSインバータの入出力特性曲線（実
線）並びに貫通電流IDDと入力電圧VINの関係を示
す図、第３図ａ及びｂはそれぞれCMOSインバ
ータの入力電圧VINの時間的変化の例および貫通
電流IDDの時間的変化を示す図、第４図は従来の
ワンシヨツト回路を示す回路接続図、第５図は第
４図の回路の各点の動作波形を示す図、第６図及
び第７図はそれぞれ本発明の一実施例を示す回路
接続図及び各点の動作波形を示す図、第８図及び
第９図はそれぞれ本発明の他の実施例を示す回路
接続図及び各点の動作波形を示す図である。 １…ＰチヤネルMOSFET、２…Ｎチヤネル
MOSFET、３…否定論理和回路、４，８，１３
…CMOSインバータ、５…４の出力、６…４の
入力、７，１１…ＰチヤネルMOSFET、９…８
の入力、１０…８の出力、１２…ダイオード、１
４…１３の入力、１５…ＮチヤネルMOSFET、
VDD…高電位電源、VSS…低電位電源、IN…入力
端子、OUT…出力端子。
Claims (1)
- １ 時定数手段を有する充電回路または放電回路
を入力側に接続した相補型絶縁ゲート電界効果ト
ランジスタからなるインバータをもち、その入力
端がフローテイング状態とならないような論理回
路の出力端に接続され、入力信号に応答して前記
時定数手段で決まる所定幅のパルス信号を発生す
るパルス回路において、出力段のインバータのパ
ルス出力をゲートにうけ、前記出力段のインバー
タのパルス出力のパルス幅が確定した後オン状態
となる電界効果トランジスタを前記出力段インバ
ータの入力端と電源との間に接続したことを特徴
とするパルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426279A JPS5686528A (en) | 1979-12-18 | 1979-12-18 | Pulse circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426279A JPS5686528A (en) | 1979-12-18 | 1979-12-18 | Pulse circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5686528A JPS5686528A (en) | 1981-07-14 |
| JPH0245374B2 true JPH0245374B2 (ja) | 1990-10-09 |
Family
ID=15789739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16426279A Granted JPS5686528A (en) | 1979-12-18 | 1979-12-18 | Pulse circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5686528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425980U (ja) * | 1990-06-12 | 1992-03-02 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638573B2 (ja) * | 1984-08-13 | 1994-05-18 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0546350Y2 (ja) * | 1985-02-13 | 1993-12-03 | ||
| JP3499766B2 (ja) | 1998-12-21 | 2004-02-23 | Ｎｅｃエレクトロニクス株式会社 | Ｐｌｌのロック判定回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191654A (ja) * | 1975-02-07 | 1976-08-11 | ||
| JPS53117932A (en) * | 1977-03-25 | 1978-10-14 | Hitachi Ltd | Input circuit |
-
1979
- 1979-12-18 JP JP16426279A patent/JPS5686528A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425980U (ja) * | 1990-06-12 | 1992-03-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5686528A (en) | 1981-07-14 |
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