JPH0638573B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0638573B2 JPH0638573B2 JP59167822A JP16782284A JPH0638573B2 JP H0638573 B2 JPH0638573 B2 JP H0638573B2 JP 59167822 A JP59167822 A JP 59167822A JP 16782284 A JP16782284 A JP 16782284A JP H0638573 B2 JPH0638573 B2 JP H0638573B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter
- switch
- semiconductor integrated
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術に関し、例えばチョッ
パ型比較回路もしくはこれを使用したＡ／Ｄ変換回路を
内蔵した半導体集積回路装置に利用して有効な技術に関
する。
パ型比較回路もしくはこれを使用したＡ／Ｄ変換回路を
内蔵した半導体集積回路装置に利用して有効な技術に関
する。
［背景技術］ 従来、逐次比較型Ａ／Ｄ変換器のような回路において、
例えば第１図に示すようなチョッパ型比較回路が提案さ
れている（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１
３，７８５〜７９１頁，１９７８年１２月）。
例えば第１図に示すようなチョッパ型比較回路が提案さ
れている（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１
３，７８５〜７９１頁，１９７８年１２月）。
このチョッパ型比較回路は、入力アナログ信号Ｖｉｎと
基準電圧Ｖｒｅｆとを交互にサンプリングするための一
対のスイッチＳ１，Ｓ２と、このスイッチＳ１，Ｓ２の
共通接続点Ｎｏと出力端子ＯＵＴとの間に直列接続され
た複数の交流増幅段１ａ，１ｂ，１ｃ，１ｄとからな
る。上記各増幅段１ａ〜１ｄはそれぞれコンデンサＣ１
〜Ｃ４とインバータ２ａ〜２ｄとにより構成されてい
る。また、上記各コンデンサＣ１〜Ｃ４とインバータ２
ａ〜２ｄとの接続点Ｎ１〜Ｎ４には、スイッチ群Ｓ１１
〜Ｓ１４によって上記インバータ２ａ〜２ｄの動作点を
決定するためのバイアス電圧ＶＢが供給されるようにさ
れている。
基準電圧Ｖｒｅｆとを交互にサンプリングするための一
対のスイッチＳ１，Ｓ２と、このスイッチＳ１，Ｓ２の
共通接続点Ｎｏと出力端子ＯＵＴとの間に直列接続され
た複数の交流増幅段１ａ，１ｂ，１ｃ，１ｄとからな
る。上記各増幅段１ａ〜１ｄはそれぞれコンデンサＣ１
〜Ｃ４とインバータ２ａ〜２ｄとにより構成されてい
る。また、上記各コンデンサＣ１〜Ｃ４とインバータ２
ａ〜２ｄとの接続点Ｎ１〜Ｎ４には、スイッチ群Ｓ１１
〜Ｓ１４によって上記インバータ２ａ〜２ｄの動作点を
決定するためのバイアス電圧ＶＢが供給されるようにさ
れている。
前記スイッチＳ１と上記スイッチ群Ｓ１１〜Ｓ１４は制
御信号φによって、また前記スイッチＳ２は上記制御信
号φと逆相の制御信号によってオン、オフ制御され
る。
御信号φによって、また前記スイッチＳ２は上記制御信
号φと逆相の制御信号によってオン、オフ制御され
る。
従って、例えば制御信号φがハイレベルにされて、スイ
ッチＳ１とスイッチ群Ｓ１１〜Ｓ１４がオンされると、
各増幅回路１ａ〜１ｄのノードＮ１〜Ｎ４には、バイア
ス電圧ＶＢが供給される。また、このときスイッチＳ２
は制御信号によってオフされているため、ノードＮｏ
には入力アナログ電圧Ｖｉｎが供給される。
ッチＳ１とスイッチ群Ｓ１１〜Ｓ１４がオンされると、
各増幅回路１ａ〜１ｄのノードＮ１〜Ｎ４には、バイア
ス電圧ＶＢが供給される。また、このときスイッチＳ２
は制御信号によってオフされているため、ノードＮｏ
には入力アナログ電圧Ｖｉｎが供給される。
次に、制御信号φがロウレベルに変化されると、スイッ
チＳ１とスイッチ群Ｓ１１〜Ｓ１４がオフされ、スイッ
チＳ２が制御信号によってオンされる。すると、ノー
ドＮｏには基準電圧Ｖｒｅｆが供給され、コンデンサＣ
１の端子間には、入力アナログ電圧Ｖｉｎと基準電圧Ｖ
ｒｅｆとの差電圧（Ｖｉｎ−Ｖｒｅｆ）が発生される。
この差電圧（Ｖｉｎ−Ｖｒｅｆ）はインバータ２ａによ
って増幅され、第２の増幅段１ｂに供給される。このよ
うにして、入力アナログ電圧Ｖｉｎと基準電圧Ｖｒｅｆ
の差電圧が、第１ないし第４の交流増幅段１ａ〜１ｄに
よって次々と増幅されて行く。
チＳ１とスイッチ群Ｓ１１〜Ｓ１４がオフされ、スイッ
チＳ２が制御信号によってオンされる。すると、ノー
ドＮｏには基準電圧Ｖｒｅｆが供給され、コンデンサＣ
１の端子間には、入力アナログ電圧Ｖｉｎと基準電圧Ｖ
ｒｅｆとの差電圧（Ｖｉｎ−Ｖｒｅｆ）が発生される。
この差電圧（Ｖｉｎ−Ｖｒｅｆ）はインバータ２ａによ
って増幅され、第２の増幅段１ｂに供給される。このよ
うにして、入力アナログ電圧Ｖｉｎと基準電圧Ｖｒｅｆ
の差電圧が、第１ないし第４の交流増幅段１ａ〜１ｄに
よって次々と増幅されて行く。
ところで、上記チョッパ型比較回路においては、上記各
増幅段１ａ〜１ｄを構成するインバータ２ａ〜２ｄと同
じサイズの素子により構成されその出力電圧を入力端子
にフィードバックさせることによって論理しきい値電圧
に等しいようなバイアス電圧ＶＢを発生するインバータ
３ａによってバイアス回路３が構成されていた。
増幅段１ａ〜１ｄを構成するインバータ２ａ〜２ｄと同
じサイズの素子により構成されその出力電圧を入力端子
にフィードバックさせることによって論理しきい値電圧
に等しいようなバイアス電圧ＶＢを発生するインバータ
３ａによってバイアス回路３が構成されていた。
従って、このようなチョッパ型比較回路を、Ａ／Ｄ変換
回路を内蔵したマイクロコンピュータのようなＬＳＩ
（大規模集積回路）におけるコンパレータとして使用す
ると、Ａ／Ｄ変換回路が動作されない時にも、上記バイ
アス回路３を構成するインバータ３ａに貫通電流が常時
流されてしまう。
回路を内蔵したマイクロコンピュータのようなＬＳＩ
（大規模集積回路）におけるコンパレータとして使用す
ると、Ａ／Ｄ変換回路が動作されない時にも、上記バイ
アス回路３を構成するインバータ３ａに貫通電流が常時
流されてしまう。
また、Ａ／Ｄ変換回路を動作させない時、スイッチ群Ｓ
１１〜Ｓ１４をオフさせるようにしても、増幅段１ａ〜
１ｄの各接続点Ｎ１〜Ｎ４の電位がそこに寄生する容量
にチャージされた電荷により不安定となるため、各イン
バータ２ａ〜２ｄに貫通電流が流されるおそれがある。
１１〜Ｓ１４をオフさせるようにしても、増幅段１ａ〜
１ｄの各接続点Ｎ１〜Ｎ４の電位がそこに寄生する容量
にチャージされた電荷により不安定となるため、各イン
バータ２ａ〜２ｄに貫通電流が流されるおそれがある。
そのため、ＬＳＩ全体の低消費電力化を図るべく、Ａ／
Ｄ変換回路を内蔵するＬＳＩをＣＭＯＳ（相補型ＭＯ
Ｓ）によって構成した場合、Ａ／Ｄ変換回路を使用しな
いときにチョッパ型比較回路に無視できない程度の大き
さの貫通電流が流れるため、消費電力に非常に無駄が多
くなるという問題点があった。
Ｄ変換回路を内蔵するＬＳＩをＣＭＯＳ（相補型ＭＯ
Ｓ）によって構成した場合、Ａ／Ｄ変換回路を使用しな
いときにチョッパ型比較回路に無視できない程度の大き
さの貫通電流が流れるため、消費電力に非常に無駄が多
くなるという問題点があった。
［発明の目的］ この発明の目的は、チョッパ型比較回路を用いたＡ／Ｄ
変換回路を内蔵したＬＳＩにおける低消費電力化を、Ａ
／Ｄ変換回路の特性を劣化させることなく実現できるよ
うな半導体集積回路技術を提供することにある。
変換回路を内蔵したＬＳＩにおける低消費電力化を、Ａ
／Ｄ変換回路の特性を劣化させることなく実現できるよ
うな半導体集積回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、チョッパ型比較回路を有するＡ／Ｄ変換回路
を内蔵する半導体集積回路装置であって、前記チョッパ
型比較回路は、相補型ＭＯＳトランジスタで構成された
インバータと、前記インバータの入力端子に一端が接続
されたコンデンサとを含み、該コンデンサの他端を入力
とし、前記インバータの出力端子を出力とする増幅回路
が複数直列接続され、前記増幅回路の初段の入力に接続
された一対の第１のスイッチ回路とを有し、前記一対の
第１のスイッチ回路を導通及び非導通にする制御信号に
よって入力電圧と基準電圧がサンプリングされ、上記増
幅回路によってその差電圧が増幅されるようにされ、前
記増幅回路を構成するインバータの入力端子と接地電位
又は電源電位のいずれか一方との間に第２のスイッチ回
路を具備し、該チョッパ型比較回路の外部からの制御信
号に基づいて前記第２のスイッチ回路を制御することに
より、該チョッパ型比較回路の非動作時に前記インバー
タの入力端子を接地電位又は電源電位のいずれか一方に
固定することが可能にされ、さらに、前記非動作時に前
記一対の第１のスイッチ回路のそれぞれの制御信号がハ
イレベル又はローレベルのいずれか一方に固定すること
が可能にされることにより、増幅段を構成するインバー
タに貫通電流が流れないようにし、これによってチョッ
パ型比較回路を有するＡ／Ｄ変換回路を内蔵したＬＳＩ
のパワーダウンを図るという上記目的を達成するもので
ある。
を内蔵する半導体集積回路装置であって、前記チョッパ
型比較回路は、相補型ＭＯＳトランジスタで構成された
インバータと、前記インバータの入力端子に一端が接続
されたコンデンサとを含み、該コンデンサの他端を入力
とし、前記インバータの出力端子を出力とする増幅回路
が複数直列接続され、前記増幅回路の初段の入力に接続
された一対の第１のスイッチ回路とを有し、前記一対の
第１のスイッチ回路を導通及び非導通にする制御信号に
よって入力電圧と基準電圧がサンプリングされ、上記増
幅回路によってその差電圧が増幅されるようにされ、前
記増幅回路を構成するインバータの入力端子と接地電位
又は電源電位のいずれか一方との間に第２のスイッチ回
路を具備し、該チョッパ型比較回路の外部からの制御信
号に基づいて前記第２のスイッチ回路を制御することに
より、該チョッパ型比較回路の非動作時に前記インバー
タの入力端子を接地電位又は電源電位のいずれか一方に
固定することが可能にされ、さらに、前記非動作時に前
記一対の第１のスイッチ回路のそれぞれの制御信号がハ
イレベル又はローレベルのいずれか一方に固定すること
が可能にされることにより、増幅段を構成するインバー
タに貫通電流が流れないようにし、これによってチョッ
パ型比較回路を有するＡ／Ｄ変換回路を内蔵したＬＳＩ
のパワーダウンを図るという上記目的を達成するもので
ある。
以下この発明を実施例とともに詳細に説明する。
［実施例］ 第２図は本発明の一実施例を示すもので、この実施例の
チョッパ型比較回路は、バイアス回路の構成を除いて、
第１図に示されている回路と略同じ構成にされている。
チョッパ型比較回路は、バイアス回路の構成を除いて、
第１図に示されている回路と略同じ構成にされている。
すなわち、入力端子ＩＮ１，ＩＮ２に接続された一対の
サンプリング用のスイッチＳ１，Ｓ２の共通接続点Ｎｏ
と出力端子ＯＵＴとの間に、特に制限されないが、コン
デンサＣ１〜Ｃ４とインバータ２ａ〜２ｄとからなる４
段の交流増幅段１ａ〜１ｄが接続されている。そして、
上記増幅段１ａ〜１ｄの各接続点Ｎ１〜Ｎ４には、スイ
ッチ群Ｓ１１〜Ｓ１４を介して、バイアス回路３から出
力されるバイアス電圧ＶＢが供給可能にされている。ま
た、特に制限されないが、上記増幅段１ａ〜１ｄおよび
バイアス回路３を構成する各インバータ２ａ〜２ｄおよ
び３ａは、ＣＭＯＳインバータで構成されている。
サンプリング用のスイッチＳ１，Ｓ２の共通接続点Ｎｏ
と出力端子ＯＵＴとの間に、特に制限されないが、コン
デンサＣ１〜Ｃ４とインバータ２ａ〜２ｄとからなる４
段の交流増幅段１ａ〜１ｄが接続されている。そして、
上記増幅段１ａ〜１ｄの各接続点Ｎ１〜Ｎ４には、スイ
ッチ群Ｓ１１〜Ｓ１４を介して、バイアス回路３から出
力されるバイアス電圧ＶＢが供給可能にされている。ま
た、特に制限されないが、上記増幅段１ａ〜１ｄおよび
バイアス回路３を構成する各インバータ２ａ〜２ｄおよ
び３ａは、ＣＭＯＳインバータで構成されている。
さらに、この実施例では、上記バイアス回路３を構成す
るインバータ３ａの入力端子が、スイッチＳ３を介して
回路の接地点に接続されている。また、インバータ３ａ
の出力電圧（バイアス電圧ＶＢ）を入力端子にフィード
バックさせる経路の途中には、第２のスイッチＳ４が設
けられている。
るインバータ３ａの入力端子が、スイッチＳ３を介して
回路の接地点に接続されている。また、インバータ３ａ
の出力電圧（バイアス電圧ＶＢ）を入力端子にフィード
バックさせる経路の途中には、第２のスイッチＳ４が設
けられている。
従って、この実施例のバイアス回路３は、そこに設けら
れたスイッチＳ４をオンさせ、スイッチＳ３をオフさせ
てやれば、第１図に示す回路と全く同じ回路になる。つ
まり、バイアス回路３を構成するインバータ３ａはアク
ティブにされ、かつその出力電圧が入力端子に印加され
ることになるため、論理しきい値電圧に等しいような出
力電圧が発生され、それがバイアス電圧ＶＢとしてスイ
ッチ群Ｓ１１〜Ｓ１４を介して増幅段１ａ〜１ｄの各接
続点Ｎ１〜Ｎ４に供給され、その動作点を決定すること
になる。
れたスイッチＳ４をオンさせ、スイッチＳ３をオフさせ
てやれば、第１図に示す回路と全く同じ回路になる。つ
まり、バイアス回路３を構成するインバータ３ａはアク
ティブにされ、かつその出力電圧が入力端子に印加され
ることになるため、論理しきい値電圧に等しいような出
力電圧が発生され、それがバイアス電圧ＶＢとしてスイ
ッチ群Ｓ１１〜Ｓ１４を介して増幅段１ａ〜１ｄの各接
続点Ｎ１〜Ｎ４に供給され、その動作点を決定すること
になる。
しかるに、動作点を決定するバイアス電圧ＶＢは、バイ
アス回路３のインバータ３ａが各増幅段１ａ〜１ｄを構
成するインバータ２ａ〜２ｄと同じサイズの素子によっ
て構成されている。そのため、各インバータ２ａ〜２ｄ
は、その論理しきい値電圧の近傍で動作されるようにな
り、すぐれた応答性と大きな増幅率が得られる。
アス回路３のインバータ３ａが各増幅段１ａ〜１ｄを構
成するインバータ２ａ〜２ｄと同じサイズの素子によっ
て構成されている。そのため、各インバータ２ａ〜２ｄ
は、その論理しきい値電圧の近傍で動作されるようにな
り、すぐれた応答性と大きな増幅率が得られる。
一方、上記チョッパ型比較回路を含むＡ／Ｄ変換回路を
動作させる必要がないときには、上記スイッチ群Ｓ１１
〜Ｓ１４をオン、オフさせる制御信号φを第３図に示す
ようにハイレベル（従って制御信号はロウレベル）に
固定してやる。また、バイアス回路３内の各スイッチＳ
３，Ｓ４をコントロールするパワーダウン信号ＰＷＤを
ハイレベルに変化させて、スイッチＳ４をオフさせ、代
わりにスイッチＳ３をオンさせる。
動作させる必要がないときには、上記スイッチ群Ｓ１１
〜Ｓ１４をオン、オフさせる制御信号φを第３図に示す
ようにハイレベル（従って制御信号はロウレベル）に
固定してやる。また、バイアス回路３内の各スイッチＳ
３，Ｓ４をコントロールするパワーダウン信号ＰＷＤを
ハイレベルに変化させて、スイッチＳ４をオフさせ、代
わりにスイッチＳ３をオンさせる。
すると、インバータ３ａの入力端子には接地電位が印加
され、しかもフィードバックがかからないため、インバ
ータ３ａの出力電圧はハイレベル（Ｖcc）に固定され
る。これによって、ＣＭＯＳインバータからなるインバ
ータ３ａの貫通電流が防止される。また、スイッチ群Ｓ
１１〜Ｓ１４は、上記のごとく固定された制御信号φに
よってオン状態にされているため、インバータ３ａのハ
イレベルの出力電圧が増幅段１ａ〜１ｄの各接続ノード
Ｎ１〜Ｎ４に供給される。その結果、増幅段１ａ〜１ｄ
を構成するインバータ２ａ〜２ｄの入力電圧がハイレベ
ルに固定され、貫通電流が流れないようにされる。
され、しかもフィードバックがかからないため、インバ
ータ３ａの出力電圧はハイレベル（Ｖcc）に固定され
る。これによって、ＣＭＯＳインバータからなるインバ
ータ３ａの貫通電流が防止される。また、スイッチ群Ｓ
１１〜Ｓ１４は、上記のごとく固定された制御信号φに
よってオン状態にされているため、インバータ３ａのハ
イレベルの出力電圧が増幅段１ａ〜１ｄの各接続ノード
Ｎ１〜Ｎ４に供給される。その結果、増幅段１ａ〜１ｄ
を構成するインバータ２ａ〜２ｄの入力電圧がハイレベ
ルに固定され、貫通電流が流れないようにされる。
しかも、上記実施例では、バイアス回路３にスイッチＳ
３，Ｓ４を設けて、非動作時における交流増幅段１ａ〜
１ｄの各接続ノードＮ１〜Ｎ４の電位を固定しているの
で、回路の特性が劣化するおそれがない。つまり、交流
増幅段１ａ〜１ｄの各接続ノードＮ１〜Ｎ４の電位を固
定するには、各接続ノードごとに接地点もしくは電源電
圧端子との間にスイッチを設けて、非動作時にオンさせ
る方法も考えられる。しかしながら、このようにする
と、各接続ノードに寄生する容量が増加して、Ａ／Ｄ変
換精度が低下するおそれがあるが、上記実施例によれ
ば、そのような特性の劣化のおそれはない。
３，Ｓ４を設けて、非動作時における交流増幅段１ａ〜
１ｄの各接続ノードＮ１〜Ｎ４の電位を固定しているの
で、回路の特性が劣化するおそれがない。つまり、交流
増幅段１ａ〜１ｄの各接続ノードＮ１〜Ｎ４の電位を固
定するには、各接続ノードごとに接地点もしくは電源電
圧端子との間にスイッチを設けて、非動作時にオンさせ
る方法も考えられる。しかしながら、このようにする
と、各接続ノードに寄生する容量が増加して、Ａ／Ｄ変
換精度が低下するおそれがあるが、上記実施例によれ
ば、そのような特性の劣化のおそれはない。
なお、上記実施例では、バイアス回路３を構成するイン
バータ３ａの入力端子に回路の非動作時に接地電位を印
加させるようになっているので、スイッチＳ３はＮチャ
ンネル形のＭＯＳＦＥＴで構成することができる。一
方、スイッチＳ４は、電源電圧Ｖccと接地電位の中間の
電位を伝えるので、電圧降下を防止するため第４図に示
すようなＣＭＯＳトランスミッションゲートを用いるの
が良いが、Ｎチャンネル形もしくはＰチャンネル形ＭＯ
ＳＦＥＴを用いてもよい。サンプリング用スイッチ
Ｓ１，Ｓ２は、ＣＭＯＳトランスミッションゲートによ
り構成され、スイッチ群Ｓ１１〜Ｓ１４はそれぞれＮチ
ャンネル形ＭＯＳＦＥＴにより構成される。
バータ３ａの入力端子に回路の非動作時に接地電位を印
加させるようになっているので、スイッチＳ３はＮチャ
ンネル形のＭＯＳＦＥＴで構成することができる。一
方、スイッチＳ４は、電源電圧Ｖccと接地電位の中間の
電位を伝えるので、電圧降下を防止するため第４図に示
すようなＣＭＯＳトランスミッションゲートを用いるの
が良いが、Ｎチャンネル形もしくはＰチャンネル形ＭＯ
ＳＦＥＴを用いてもよい。サンプリング用スイッチ
Ｓ１，Ｓ２は、ＣＭＯＳトランスミッションゲートによ
り構成され、スイッチ群Ｓ１１〜Ｓ１４はそれぞれＮチ
ャンネル形ＭＯＳＦＥＴにより構成される。
また上記実施例では、バイアス回路３を構成するインバ
ータ３ａの入力端子に接地電位を印加して、非動作時に
増幅段１ａ〜１ｄの各接続点Ｎ１〜Ｎ４の電位をハイレ
ベルに固定するようにしているが、インバータ３ａの入
力端子に電源電圧Ｖccを印加して、非動作時に接続点Ｎ
１〜Ｎ４をロウレベルに固定するようにしてもよい。こ
のようにしても、ＣＭＯＳインバータの性質によってイ
ンバータ３ａおよび２ａ〜２ｄに貫通電流が流れないよ
うにされる。ただし、この場合には、スイッチＳ３をＰ
チャンネル形ＭＯＳＦＥＴにより構成して、電源電圧Ｖ
ccをドロップさせることなくインバータ３ａの入力端子
に印加させるようにするのがよい。
ータ３ａの入力端子に接地電位を印加して、非動作時に
増幅段１ａ〜１ｄの各接続点Ｎ１〜Ｎ４の電位をハイレ
ベルに固定するようにしているが、インバータ３ａの入
力端子に電源電圧Ｖccを印加して、非動作時に接続点Ｎ
１〜Ｎ４をロウレベルに固定するようにしてもよい。こ
のようにしても、ＣＭＯＳインバータの性質によってイ
ンバータ３ａおよび２ａ〜２ｄに貫通電流が流れないよ
うにされる。ただし、この場合には、スイッチＳ３をＰ
チャンネル形ＭＯＳＦＥＴにより構成して、電源電圧Ｖ
ccをドロップさせることなくインバータ３ａの入力端子
に印加させるようにするのがよい。
［効果］ チョッパ型比較回路を有するＡ／Ｄ変換回路を内蔵する
半導体集積回路装置であって、前記チョッパ型比較回路
は、相補型ＭＯＳトランジスタで構成されたインバータ
と、前記インバータの入力端子に一端が接続されたコン
デンサとを含み、該コンデンサの他端を入力とし、前記
インバータの出力端子を出力とする増幅回路が複数直列
接続され、前記増幅回路の初段の入力に接続された一対
の第１のスイッチ回路とを有し、前記一対の第１のスイ
ッチ回路を導通及び非導通にする制御信号によって入力
電圧と基準電圧がサンプリングされ、上記増幅回路によ
ってその差電圧が増幅されるようにされ、前記増幅回路
を構成するインバータの入力端子と接地電位又は電源電
位のいずれか一方との間に第２のスイッチ回路を具備
し、該チョッパ型比較回路の外部からの制御信号に基づ
いて前記第２のスイッチ回路を制御することにより、該
チョッパ型比較回路の非動作時に前記インバータの入力
端子を接地電位又は電源電位のいずれか一方に固定する
ことが可能にされ、さらに、前記非動作時に前記一対の
第１のスイッチ回路のそれぞれの制御信号がハイレベル
又はローレベルのいずれか一方に固定することが可能に
されることにより、増幅段を構成するインバータに貫通
電流が流れないようにされるという作用によりチョッパ
型比較回路を有するＡ／Ｄ変換回路を内蔵したＬＳＩの
パワーダウンを図ることができるという効果がある。
半導体集積回路装置であって、前記チョッパ型比較回路
は、相補型ＭＯＳトランジスタで構成されたインバータ
と、前記インバータの入力端子に一端が接続されたコン
デンサとを含み、該コンデンサの他端を入力とし、前記
インバータの出力端子を出力とする増幅回路が複数直列
接続され、前記増幅回路の初段の入力に接続された一対
の第１のスイッチ回路とを有し、前記一対の第１のスイ
ッチ回路を導通及び非導通にする制御信号によって入力
電圧と基準電圧がサンプリングされ、上記増幅回路によ
ってその差電圧が増幅されるようにされ、前記増幅回路
を構成するインバータの入力端子と接地電位又は電源電
位のいずれか一方との間に第２のスイッチ回路を具備
し、該チョッパ型比較回路の外部からの制御信号に基づ
いて前記第２のスイッチ回路を制御することにより、該
チョッパ型比較回路の非動作時に前記インバータの入力
端子を接地電位又は電源電位のいずれか一方に固定する
ことが可能にされ、さらに、前記非動作時に前記一対の
第１のスイッチ回路のそれぞれの制御信号がハイレベル
又はローレベルのいずれか一方に固定することが可能に
されることにより、増幅段を構成するインバータに貫通
電流が流れないようにされるという作用によりチョッパ
型比較回路を有するＡ／Ｄ変換回路を内蔵したＬＳＩの
パワーダウンを図ることができるという効果がある。
しかも、バイアス回路にスイッチ手段を設けて非動作時
における交流増幅段の各接続点の電位を固定しているの
で、スイッチの寄生容量によって特性が劣化されるおそ
れもない。
における交流増幅段の各接続点の電位を固定しているの
で、スイッチの寄生容量によって特性が劣化されるおそ
れもない。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、バイアス回路か
らのバイアス電圧を受けて動作する交流増幅回路の構成
は、第２図の実施例に限定されるものでなく、スイッチ
Ｓ１１〜Ｓ１４の切換え時にそのミラー容量を介して各
接続点Ｎ１〜Ｎ４に入って来るノイズを相殺させるた
め、ゲートに制御信号φと逆相の信号φが印加されるよ
うにされたＭＯＳ容量を各接続点ごとに接続しておくよ
うにした回路など、種々の変形例が考えられる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、バイアス回路か
らのバイアス電圧を受けて動作する交流増幅回路の構成
は、第２図の実施例に限定されるものでなく、スイッチ
Ｓ１１〜Ｓ１４の切換え時にそのミラー容量を介して各
接続点Ｎ１〜Ｎ４に入って来るノイズを相殺させるた
め、ゲートに制御信号φと逆相の信号φが印加されるよ
うにされたＭＯＳ容量を各接続点ごとに接続しておくよ
うにした回路など、種々の変形例が考えられる。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるチョッパ型比較回路
を用いた逐次比較型Ａ／Ｄ変換回路を内蔵するＣＭＯＳ
−ＬＳＩに適用したものについて説明したが、それに限
定されるものでなく、チョッパ型比較回路を有するＬＳ
Ｉ一般に利用することができる。
をその背景となった利用分野であるチョッパ型比較回路
を用いた逐次比較型Ａ／Ｄ変換回路を内蔵するＣＭＯＳ
−ＬＳＩに適用したものについて説明したが、それに限
定されるものでなく、チョッパ型比較回路を有するＬＳ
Ｉ一般に利用することができる。
第１図は、従来のチョッパ型比較回路の一例を示す回路
図、 第２図は、本発明に係るチョッパ型比較回路の一実施例
を示す回路図、 第３図は、その回路における制御信号のタイミングを示
すタイミングチャート、 第４図は、その回路に使用されるスイッチの一例を示す
構成図である。 １ａ〜１ｄ……交流増幅段、２ａ〜２ｄ……インバー
タ、３……バイアス回路、３ａ……インバータ、Ｓ１，
Ｓ２……サンプリング用スイッチ、Ｓ３，Ｓ４……スイ
ッチ手段、Ｓ１１，Ｓ１４……スイッチ群、Ｃ１〜Ｃ４
……コンデンサ、φ，……制御信号。
図、 第２図は、本発明に係るチョッパ型比較回路の一実施例
を示す回路図、 第３図は、その回路における制御信号のタイミングを示
すタイミングチャート、 第４図は、その回路に使用されるスイッチの一例を示す
構成図である。 １ａ〜１ｄ……交流増幅段、２ａ〜２ｄ……インバー
タ、３……バイアス回路、３ａ……インバータ、Ｓ１，
Ｓ２……サンプリング用スイッチ、Ｓ３，Ｓ４……スイ
ッチ手段、Ｓ１１，Ｓ１４……スイッチ群、Ｃ１〜Ｃ４
……コンデンサ、φ，……制御信号。
Claims (3)
- 【請求項１】チョッパ型比較回路を有するＡ／Ｄ変換回
路を内蔵する半導体集積回路装置であって、 前記チョッパ型比較回路は、相補型ＭＯＳトランジスタ
で構成されたインバータと、前記インバータの入力端子
に一端が接続されたコンデンサとを含み、該コンデンサ
の他端を入力とし、前記インバータの出力端子を出力と
する増幅回路が複数直列接続され、前記増幅回路の初段
の入力に接続された一対の第１のスイッチ回路とを有
し、前記一対の第１のスイッチ回路を導通及び非導通に
する制御信号によって入力電圧と基準電圧がサンプリン
グされ、上記増幅回路によってその差電圧が増幅される
ようにされ、 前記増幅回路を構成するインバータの入力端子と接地電
位又は電源電位のいずれか一方との間に第２のスイッチ
回路を具備し、 該チョッパ型比較回路の外部からの制御信号に基づいて
前記第２のスイッチ回路を制御することにより、該チョ
ッパ型比較回路の非動作時に前記インバータの入力端子
を接地電位又は電源電位のいずれか一方に固定すること
が可能にされ、 さらに、前記非動作時に前記一対の第１のスイッチ回路
のそれぞれの制御信号がハイレベル又はローレベルのい
ずれか一方に固定することが可能にされてなることを特
徴とする半導体集積回路装置。 - 【請求項２】前記一対の第１のスイッチ回路は、それぞ
れ相補型ＭＯＳトランスミッションゲートで構成される
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 - 【請求項３】上記第２のスイッチ回路は、一端を電源電
位に接続する場合はＰチャンネル型ＭＯＳＦＥＴを使用
し、一端を接地電位に接続す場合はＮチャンネル型ＭＯ
ＳＦＥＴを使用することを特徴とする特許請求の範囲第
１項もしくは第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167822A JPH0638573B2 (ja) | 1984-08-13 | 1984-08-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59167822A JPH0638573B2 (ja) | 1984-08-13 | 1984-08-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146614A JPS6146614A (ja) | 1986-03-06 |
| JPH0638573B2 true JPH0638573B2 (ja) | 1994-05-18 |
Family
ID=15856735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167822A Expired - Lifetime JPH0638573B2 (ja) | 1984-08-13 | 1984-08-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638573B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021106544A1 (ja) * | 2019-11-28 | 2021-06-03 | ローム株式会社 | コンパレータ回路およびａｄコンバータ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109308A (ja) * | 1984-11-02 | 1986-05-27 | Mitsubishi Electric Corp | 電圧増幅回路 |
| JPS6457811A (en) * | 1987-08-27 | 1989-03-06 | Ricoh Kk | Chopper type comparator |
| JP2003133958A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | チョッパ型アナログ−ディジタル変換器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5686528A (en) * | 1979-12-18 | 1981-07-14 | Nec Corp | Pulse circuit |
| JPS5884527A (ja) * | 1981-11-13 | 1983-05-20 | Ricoh Co Ltd | パルス発生装置 |
| JPS58146090A (ja) * | 1982-02-22 | 1983-08-31 | Ricoh Co Ltd | Ｃｍｏｓ型デコ−ダ回路 |
-
1984
- 1984-08-13 JP JP59167822A patent/JPH0638573B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021106544A1 (ja) * | 2019-11-28 | 2021-06-03 | ローム株式会社 | コンパレータ回路およびａｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146614A (ja) | 1986-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6847234B2 (en) | Comparison apparatus operated at a low voltage | |
| JPH10256884A5 (ja) | ||
| JP2916505B2 (ja) | 比較回路 | |
| US5486788A (en) | Chopper stabilized operational transconductance amplifier | |
| US11658625B2 (en) | Amplifier circuit, corresponding comparator device and method | |
| JPS63240126A (ja) | ＢｉＭＯＳ論理回路 | |
| US5148120A (en) | Class-AB push-pull drive circuit | |
| US7295042B2 (en) | Buffer | |
| JPH0512897A (ja) | サンプル・ホールド回路 | |
| JPH0638573B2 (ja) | 半導体集積回路装置 | |
| JP2920984B2 (ja) | 対称な２つのチャージ・ポンプを有するデバイスにより制御された電力ｍｏｓトランジスタ | |
| JP3673058B2 (ja) | コンパレータ回路 | |
| US7157946B2 (en) | Chopper comparator circuit | |
| US7321245B2 (en) | Pipelined AD converter capable of switching current driving capabilities | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
| JP3123094B2 (ja) | 演算増幅器 | |
| JP2001111419A (ja) | チャージポンプ回路 | |
| KR101939147B1 (ko) | 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기 | |
| JP3047828B2 (ja) | コンパレータ回路 | |
| JP3252875B2 (ja) | 電圧比較器 | |
| JP3259700B2 (ja) | コンパレータ | |
| JP3326804B2 (ja) | コンパレータ回路 | |
| JP2500791B2 (ja) | 演算増幅回路 | |
| JPS60217709A (ja) | 演算増幅回路 | |
| JP2959408B2 (ja) | 比較回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |