JPH0245847A - 仮想アドレスキャッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、仮想アドレスで索引されるアドレス変換バッ
ファあるいはキャッシュメモリの制御方式に関し、特に
、マルチプロセッサにおける記憶の一貫性管理のための
仮想アドレスキャッシュ装置の無効化方式に関する。

従来の技術 仮想アドレスから実アドレスへ変換するためのアドレス
変換バッファ（ＴＬＢ）あるいは、主記憶のコピーを持
つキャッシュメモリにおいて、マルチプロセッサ構成を
採る場合の記憶内容の一貫性管理は不可欠な問題である
。

例えば、成るプロセッサによって、主記憶の内容、もし
くは、仮想記憶管理テーブルの内容が更新された場合、
それ以外のプロセッサでは、その変更内容によりＴＬＢ
あるいはキャッシュメモリの内容を書換えるか、または
無効化する必要がある。これを、ＴＬＢ／キャッシュの
一致処理という。

従来の計算機技術では、仮想アドレスから実アドレスへ
変換するためのアドレス変換ノ＜ソファ（ＴＬＢ）にお
ける一致処理は、次に示す手順で実行されている。

■　あるプロセッサ（以下変更プロセッサと称する）に
よって仮想記憶管理テーブルの内容が更新されると、そ
の更新された結果の実アドレスが、他のプロセッサ（以
下被変更ブロモ・ソサと称する）に通知される。

■　被変更プロセッサでは、変更ブロモ・ノサから通知
された実アドレスから、仮想／実アドレス対において、
実アドレスから仮想アドレスを引く、いわゆる逆アドレ
ス変換を実行し、求められた仮想アドレスから、対応す
るＴＬＢエントリをクリアする。

この方式を実現するためには、プロセッサ間で、アドレ
ス空間を変更したときに、その変換結果としての実アド
レスを通知するプロセッサ間通信機構が必要となる。

また、主記憶データを保持するキャッシュメモリの一致
処理では、次の手順で実行されている。

■　あるプロセッサ（以下変更プロセッサと称する）に
よって主記憶の内容が更新される際に、その更新される
主記憶の実アドレスが、他のプロセッサ（以下被変更プ
ロセッサと称する）に通知される。

■　被変更プロセッサでは、変更プロセッサから通知さ
れた実アドレスでキャッシュメモリを検索し、対応する
キャッシュエントリをクリアする。

この方式を実現するためには、プロセッサ間で、主記憶
を変更するメモリライトアクセスの際に、その実アドレ
スをモニタするプロセッサ間通信機構、及ヒ、キャッシ
ュ内部の実アドレスメモリを、主記憶アクセスの監視用
に用いることができるようなメモリ構成あるいはタイミ
ング生成機構が必要となる。

このように、従来のＴＬＢとキャッシュの一致処理は、
実行方式上の親和性が少なく、その実現は分離され、か
つ、多くのハードウェアコストを必要としていた。その
背景には、ＴＬＢとキャッシュメモリとを分離し、独立
した機構で実現するというハードウェアの構成方式を採
るのが一般的であった（実アドレスによるキャッシュメ
モリの索引法）という事実があるといえる。

発明が解決しようとしている課題 ＴＬＢ／キャッシュを分離して実現するためには、ＴＬ
Ｂとキャッシュの両方に実アドレスメモリを置く必要が
あり、ハードウェア・コストが大きくなる。さらに、マ
ルチプロセッサのサポートのために、ＴＬＢとキャッシ
ュの両方に対して一致処理を行うことになると、両者の
実アドレスメモリに対して一致処理のためのノ１−ドウ
エアが必要となり、さらにハードウェア・コストが増大
する欠点がある。

そこで、本発明は、マルチプロセッサ構成に必要な記憶
の一貫性処理を、少ないハードウェアで高速に実行でき
る仮想アドレスキャッシュ制御装置を提供せんとするも
のである。

課題を解決するための手段 仮想アドレスによってキャッシュメモリを索弓する本発
明によるキャッシュメモリ制御装置は、キャッシュデー
タメモリに存在するデータブロックを指示する仮想アド
レスを保持する仮想アドレスメモリ手段と、仮想記憶管
理に用いられるアドレス変換テーブルを指示する実アド
レスを保持する１以上の変換テーブルエントリアドレス
メモリ手段と、前記アドレス変換テーブルを索引した結
果得られるデータを保持するデータメモリ手段と、前記
各メモリ手段のワード毎に対応する有効ビットを保持す
る有効ビットアレイ手段と、外部アドレスを入力するた
めの手段と、前記変換テーブルエントリアドレスメモリ
手段の内容と前記外部アドレスとを比較するためのアド
レス比較手段とを具備し、前記外部アドレスの入力が通
知されると、前記アドレス比較手段が前記有効ビットア
レイ手段の対応する部分をクリアすることを特徴とする
。

さらに、可能であれば、前記アドレス変換テーブルを検
索した結果得られる実アドレスを保持すル実アドレスメ
モリ手段と、前記実アドレスメモリ手段の内容と前記外
部アドレスとを比較するための第２のアドレス比較手段
とを有し、前記外部アドレスの入力が通知されると、前
記アドレス比較手段及び第２のアドレス比較手段が、同
時に前記有効ビットアレイ手段の対応する部分をクリア
するように構成する。

作用 本発明による仮想アドレスキャッシュ制御装置は、仮想
記憶管理に用いられるテーブル（例えばヘーシテーブル
）のうち、その仮想アドレスを変換するのに用いられた
エントリを指すアドレス（これをテーブルエントリアド
レス略してＴＥＡという）を持つテーブルを持つことに
よって、実アドレスから仮想アドレスを引（、いわゆる
逆アドレス変換を実行することなく、高速に対応するＴ
ＬＢエントリをクリアすることができる。

更に、このようにテーブルエントリアドレステーブルを
使用する方式は、従来のキャッシュメモリの一致処理方
式と親和性がある。そのため、仮想アドレスでキャッシ
ュデータを直接検索する仮想アドレスキャッシュの実現
の際に、ＴＬＢエントリをクリアと、キャッシュデータ
の無効化とを同時に実行できる。

従って、キャッシュエントリを無効化に必要なハードウ
ェアコストを、従来のＴＬＢ／実アドレスキャッシュ別
構成式に比べて大幅に減少させることができる。

次に本発明の実施例を添付図面を参照して説明する。

実施例１ 第１図は本発明の一実施例のブロック図である。

図示の実施例は、アドレス変換機構の部分を実現した例
であり、従って、一般の主記憶データを保持するキャッ
シュメモリ部分は、これに含まれない。

第１図に示す仮想アドレスキャッシュ制御装置は、変換
される仮想アドレスを保持する仮想アドレスレジスタ１
０１を具備しており、その仮想アドレスレジスタ１０１
は、その下位部分が、アドレスデコーダ１１０に接続さ
れ、上位部分が比較器１１３の一方の入力の一部に接続
されている。デコーダ１１０の出力は、仮想アドレスメ
モリ１０３、プロセス識別番号メモリ１０４および有効
ビットアレイ１０５に接続され、それらの行を選択する
ようになされている。仮想アドレスメモリ１０３及びプ
ロセス識別番号メモリ１０４の選択された行から読み出
された内容は、比較器１１３の他方の入力に送られる。

その比較器１１３の一方の入力には、プロセス識別レジ
スタ１１２が更に接続され、そして、比較器１１３は、
有効ビットアレイ１０５の選択された行から読み出され
た内容に従って制御される。その比較器１１３の出力信
号１５２は、実アドレスメモリ１１４の出力キャッシュ
メモリへの引き渡しを制御する。

更に、検索するバスモニタ実アドレスを保持するバスモ
ニタ実アドレスレジスタ１０２が設けられている。その
レジスタ１０２の下位部分は、アドレスデコーダ１１１
　に入力され、そのデコーダの出力は、エリアテーブル
エントリアドレスメモリ１０６、ページテーブルエント
リアドレスメモリ１０７及び有効ビットアレイ１０５に
接続され、エリアテーブルエントリアドレスメモリ１０
６及びページテーブルエントリアドレスメモリ１０７の
選択された行の内容が比較器１０８及び１０９の一方の
入力に接続されている。それら比較器１０８及び１０９
の他方の入力は、バスモニタ実アドレスレジスタ１０２
の上位部分が接続され、それら比較器１０８及び１０９
の出力は、有効ビットアレイ１０５を制御する。

なお、本実施例がセットアソシアティブ方式などの連想
方式となるときには、メモリ１０３−１０７は、各連想
単位毎に１つずつ存在してよい。以下の議論はそのよう
な拡張をした場合でも成立することは自明である。

本実施例のアドレス変換シーケンスを第１図に基づいて
説明する。変換される仮想アドレスが仮想アドレスレジ
スタ１０１　にラッチされると、その下位部分は、デコ
ーダ１１０を通じて各メモリ１０３．１０４．１０５の
１つの行を選択するのに用いられる。

メモリ１０３には、仮想アドレスレジスタ１０１の上位
部分に相当するフィールドが保持されており、デコーダ
１０３の出力に従った内容が読み出されると、仮想アド
レスレジスタ１０１の上位部分と、比較器１１３で比較
される。

また、メモリ１０４にはメモリ１０３に入っている仮想
アドレスを指定するプロセス識別番号が保持されてふり
、デコーダ１１０の出力に従った内容が読み出されると
、プロセス識別レジスタ１１２の内容と比較器１１３で
比較される。

メモリ１０５には、読み出された行が有効か否かを示す
情報が保持されており、デコーダ１０３の出力に従った
内容が読み出されると比較器１１３に通知される。

比較器１１３は、アドレスとプロセスの両者カー致し、
且つ、その行が有効であるとき、ヒツト信号１５２を出
す。実アドレスメモリ１１４は、図示されない仮想アド
レスレジスタの下位部分によって指定された行が読み出
されており、ヒツト信号１５２を契機として初めてキャ
ッシュメモリにそのデータを引き渡す。

ヒツト信号１５２がアクティブにならない場合は、リプ
レース処理、すなわちメモ’Ｊ１３０−１０７の入れか
えが実行される。特に、仮想アドレス１０３には新しい
仮想アドレスが登録され、プロセス識別番号メモリ１０
４には新しいプロセス識別番号が登録され、エリアテー
ブルエントリアドレスメモリ１０６には変換途中で得ら
れるエリアテーブルエントリの゛アドレスが登録され、
ページテーブルエントリアドレスメモリ１０７には変換
途中で得られるページテーブルエントリのアドレスが登
録され、その終了と共に有効ビットアレイ１０５の入れ
かえ行部分がセットされる。

次に、一致処理に対する処理シーケンスを説明する。な
お、ここで扱われる仮想記憶方式は、第２図に示すよう
な２レベルページングであるとする。

検索するバスモニタ実アドレス（主記憶アクセスのため
の実アドレス）がバスモニタ実アドレスレジスタ１０２
にラッチされると、その下位部分は、デコーダ１１１を
通じてメモ！Ｊ　１０６．１０７の１つの行を選択する
のに用いられる。メモ！Ｊ　１０６には、第２図の第１
回目のテーブル検索時のアドレスであるエリアテーブル
エントリアドレスが保持され、メモリ１０７には、第２
図の第２回目のテーブル検索時のアドレスであるページ
テーブルエントリアドレスが保持される。エリアテーブ
ルエントリ、ページテーブルエントリのいずれが書きが
えられても、キャッシュの内容は無効化される必要があ
る。よって、バスモニタ実アドレスレジスタ１０２の内
容は、その全ての書きかえに対する可能性をチエツクす
るため、比較器１０８．１０９により、メ％　ＩＪ　１
０６．１０７の内容とバスモニタ実アドレスレジスタ１
０２の上位部分とを同時に比較する。１っでも一致する
という結果が得られれば、それは有効ヒツトアレイ１０
５に伝えられ、有効ビットアレイ１０５の入れかえ行部
分がクリアされ、対応する行が無効化される。

実施例２ 第３図は、本発明の第２の実施例のブロック図である。

第２の実施例は、ＴＬＢとキャッシュを同時に１つのハ
ードウェア・ブロックで扱うような仮想アドレスキャッ
シュである点で、第１の実施例とは異なっている。なお
、第１図に示す各要素と同一の要素には、同一の参照番
号を付して説明を省略する。第１図と第３図との比較か
られかるように、第３図に示す実施例は、デコーダ１１
１により行が選択される実アドレスメモリ１２３　と、
その実アドレスメモリ１２３の選択された行の内容とバ
スモニタ実アドレスレジスタ１０２の上位部分の内容と
を比較する比較器１２２と、キャッシュデータメモリ１
２４とを更に具備している。

本実施例のキャッシュ索引シーケンスを第１図に基づい
て説明する。交換される仮想アドレスが仮想アドレスレ
ジスタ１０１　にラッチされると、その下位部分は、デ
コーダ１１０を通じて各メモ’Ｊ　１０３．１０４．１
０５の１つの行を選択するのに用いられる。

メモリ１０３．１０４．１０５の内容とレジスタ１０１
の比較器１１３による比較については第１の実施例と同
様である。

比較器１１３は、アドレスとプロセスの両者が一致し、
且つ、その行が有効であるとき、ヒ・ソト信号１５２を
出す。キャッシュメモリデータ１２４は、図示されない
仮想アドレスレジスタの下位部分によって指定された行
が読み出されており、ヒ・ント信号１５２を契機として
初めてデータ要求元にそのデータを引き渡す。

ヒツト信号１５２がアクティブにならない場合は、リプ
レース処理、すなわちメモＩＪ　１０３−１０７の入れ
かえが実行される。特に、仮想メモリ１０３には新しい
仮想アドレスが登録され、プロセス識別番号メモ１Ｊ１
０４には新しいプロセス識別番号が登録され、エリアテ
ーブルエントリアドレスメモ１川０６には変換途中で得
られるエリアテーブルエントリのアドレスが登録され、
ページテーブルエントリアドレスメモリ１０７には変換
途中で得られるページテーブルエントリのアドレスが登
録され、その終了と共に有効ビットアレイ１０５の入れ
かえ行部分がセットされる。

次に、一致処理に対する処理シーケンスを説明する。な
お、ここで扱われる仮想記憶方式も、第２図に示すよう
な２レベルページングであるとする。

検索するバスモニタ実アドレス（主記憶アクセスのため
の実アドレス）がバスモニタ実アドレスレジスタ１０２
にランチされると、その下位部分は、デコーダ１１１を
通じてメモリ１０６．１０７．１２３の１つの行を選択
するのに用いられる。メモリ１０６、メモリ１０７に保
持される内容は第１の実施例の場合と同様である。メモ
リ１２３には、アドレス変換の最終結果である実アドレ
スが保持される。

エリアテーブルエントリ、ページテーブルエントリ、ペ
ージ内主記憶データのいずれが書きかえられでもキャン
シュの内容は無効化される必要がある。よって、バスモ
ニタ実アドレスレジスタ１０２の内容は、その全ての書
きかえに対する可能性をチエツクするため、比較器１０
８．１０９．１２２を用いて、メモリ１０６．１０７．
１２３の内容を同時に１０２の上位部分と比較する。１
つでも一致するという結果が得られれば、それは有効ビ
ットアレイ１０５に伝えられ、有効ビット１０５の入れ
かえ行部分がクリアされ、対応する行が無効化される。

発明の詳細 な説明したように、本発明は仮想記憶管理に用いられる
テーブルのエントリアドレスを全てキャッシュ内に持つ
ことにより、マルチプロセッサ構成に必要な主記憶の一
貫性処理を、高速に実行できるという効果がある。特に
、従来の計算機において行われているような、実アドレ
スから仮想アドレスを引く、いわゆる逆アドレス変換を
実行することなく、高速に対応するＴＬＢエントリをク
リアすることができるという効果がある。

さらに、仮想アドレスでキャッシュデータを直接検索す
る仮想アドレスキャッシュの実現の際に、ＴＬＢの無効
化と、キャッシュデータの無効化を同時に実行でき、キ
ャッシュエントリを無効化に必要なハードウェアコスト
を、従来のＴＬＢ／実アドレスキャッシュ別構成方式に
比べて大幅に減少させることができるという効果がある
。

【図面の簡単な説明】

第１図は、本発明による仮想アドレスキャッシュ制御装
置の第１の実施例のブロック図、第２図は、第１図で仮
定される仮想記憶管理方式のアドレス変換の流れを図解
する図、第３図は、本発明による仮想アドレスキャッシ
ュ制御装置の第２の実施例を示すブロック図である。 〔主な参照番号〕 １０１・・仮想アドレスレジスタ １０２・・バスモニタ実アドレスレジスタ１０３・・仮
想アドレスメモリ １０４・・プロセス識別番号メモリ １０５・・有効ピントアレイ １０６・・エリアテーブルエントリアドレスメモリ１０
７・・ページテーブルエントリアドレスメモリ１０８．
１０９．１１３・・比較器 １１０．１１１　　・・アドレスレコーダ１１２・・プ
ロセス識別レジスタ １１４・・実アドレスメモリ

Claims (1)

【特許請求の範囲】
1. 仮想アドレスによってキャッシュメモリを索引するキャ
   ッシュメモリ制御装置であって、キャッシュデータメモ
   リに存在するデータブロックを指示する仮想アドレスを
   保持する仮想アドレスメモリ手段と、仮想記憶管理に用
   いられるアドレス変換テーブルを指示する実アドレスを
   保持する１つ以上の変換テーブルエントリアドレスメモ
   リ手段と、前記アドレス変換テーブルを検索した結果得
   られるデータを保持するデータメモリ手段と、前記各メ
   モリ手段のワード毎に対応する有効ビットを保持する有
   効ビットアレイ手段と、外部アドレスを入力するための
   手段と、前記変換テーブルエントリアドレスメモリ手段
   の内容と前記外部アドレスとを比較するためのアドレス
   比較手段とを有し、前記外部アドレスの入力が通知され
   ると、前記アドレス比較手段が前記有効ビットアレイ手
   段の対応する部分をクリアすることを特徴とする仮想ア
   ドレスキャッシュ制御装置。