JPH0245941A - 電荷結合素子及びシフト・レジスタ - Google Patents
電荷結合素子及びシフト・レジスタInfo
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- JPH0245941A JPH0245941A JP1162487A JP16248789A JPH0245941A JP H0245941 A JPH0245941 A JP H0245941A JP 1162487 A JP1162487 A JP 1162487A JP 16248789 A JP16248789 A JP 16248789A JP H0245941 A JPH0245941 A JP H0245941A
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- input
- gate means
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電荷結合素子、及びこの電荷結合素子を用い
たシフト・レジスタに関する。
たシフト・レジスタに関する。
高速信号取込み用の直列・並列・直列（ｓｐｓ）アナロ
グ・シフト・レジスタとして、電荷結合素子（ＣＣＤ）
配列を用いることが知られている。
グ・シフト・レジスタとして、電荷結合素子（ＣＣＤ）
配列を用いることが知られている。
ＳＰＳアナログ・シフト・レジスタは、人力直列レジス
タと、出力直列レジスタと、これら入力直列レジスタ及
び出力直列レジスタを接続する並列レジスタとを具えて
いる。並列レジスタは、多くのセグメントから構成され
ており、各セグメントは、入力レジスタ及び出力レジス
タ間に延びる直列レジスタを具えている。ＳＰＳシフト
・レジスタの入力ダイオードにて入力信号をサンプルし
、続くサンプル値を入力レジスタにシフトする。入力レ
ジスタが一杯なると、サンプル値を並列レジスタの夫々
のセグメントにシフトして、入力レジスタを空にする。
タと、出力直列レジスタと、これら入力直列レジスタ及
び出力直列レジスタを接続する並列レジスタとを具えて
いる。並列レジスタは、多くのセグメントから構成され
ており、各セグメントは、入力レジスタ及び出力レジス
タ間に延びる直列レジスタを具えている。ＳＰＳシフト
・レジスタの入力ダイオードにて入力信号をサンプルし
、続くサンプル値を入力レジスタにシフトする。入力レ
ジスタが一杯なると、サンプル値を並列レジスタの夫々
のセグメントにシフトして、入力レジスタを空にする。
再び、入力レジスタが一杯になり、空になる。サンプル
値の各グループが並列レジスタにシフトするので、この
並列レジスタに予めシフトされたサンプル値は、１ステ
ツプだけ、並列レジスタ内を進む。最後に、サンプル値
の各グループは出力レジスタに達し、出力レジスタを介
して、ＳＰＳシフト・レジスタの出力ノードに直列にシ
フトする。
値の各グループが並列レジスタにシフトするので、この
並列レジスタに予めシフトされたサンプル値は、１ステ
ツプだけ、並列レジスタ内を進む。最後に、サンプル値
の各グループは出力レジスタに達し、出力レジスタを介
して、ＳＰＳシフト・レジスタの出力ノードに直列にシ
フトする。
１９８８年２月１６日に発行されたヘイズ等の米国特許
第４７２５７４８号は、ｎ型埋め込みチャンネル領域を
有するｐ型シリコン基板上に製造された４相ＣＣＤ型ア
ナログ・シフト・レジスタを開示している。この特許で
は、周波数が同じであるが、位相が互いに１８０度ずれ
ているサンプリング・クロックにより、入力信号を２チ
ヤンネルの入力ダイオードにて夫々サンプルし、電荷サ
ンプル値を２チヤンネルの入力レジスタに夫々供給する
。チャンネルの一方が、進相（リードイン： １ｅａｄ
−ｉｎ ）部分であり、そのチャンネルの入力ダイオー
ドにて取り込まれたサンプル値をサンプル・クロック周
期の２分の１だけ遅延する。よって、付加的な転送電子
を有する一方のチャンネルが取り込んだ各サンプル値は
、他方のチャンネルが取り込んだ次のサンプル値がその
チャンネルのシフト・レジスタに入るのと同じ時点に、
この−方のチャンネルの直列レジスタに入る。したがっ
て、２つの連続したサンプル値を、夫々のチャンネルに
同時にクロックできる。
第４７２５７４８号は、ｎ型埋め込みチャンネル領域を
有するｐ型シリコン基板上に製造された４相ＣＣＤ型ア
ナログ・シフト・レジスタを開示している。この特許で
は、周波数が同じであるが、位相が互いに１８０度ずれ
ているサンプリング・クロックにより、入力信号を２チ
ヤンネルの入力ダイオードにて夫々サンプルし、電荷サ
ンプル値を２チヤンネルの入力レジスタに夫々供給する
。チャンネルの一方が、進相（リードイン： １ｅａｄ
−ｉｎ ）部分であり、そのチャンネルの入力ダイオー
ドにて取り込まれたサンプル値をサンプル・クロック周
期の２分の１だけ遅延する。よって、付加的な転送電子
を有する一方のチャンネルが取り込んだ各サンプル値は
、他方のチャンネルが取り込んだ次のサンプル値がその
チャンネルのシフト・レジスタに入るのと同じ時点に、
この−方のチャンネルの直列レジスタに入る。したがっ
て、２つの連続したサンプル値を、夫々のチャンネルに
同時にクロックできる。
この米国特許第４７２５７４８号に開示された２チヤン
ネル・シフト・レジスタの実質的なサンプリング速度は
、転送りロック速度の２倍である。
ネル・シフト・レジスタの実質的なサンプリング速度は
、転送りロック速度の２倍である。
この米国特許に開示された技術を、２相シフト・レジス
タに適用できる。現在の技術では、この米国特許第４７
２５７４８号の技術に基づいた２相シフト・レジスタを
用いて達成できる最高の実効サンプリング速度は、約５
００Ｍ５／Ｓ（１秒間当り５００メガサンプル）である
。
タに適用できる。現在の技術では、この米国特許第４７
２５７４８号の技術に基づいた２相シフト・レジスタを
用いて達成できる最高の実効サンプリング速度は、約５
００Ｍ５／Ｓ（１秒間当り５００メガサンプル）である
。
しかし、最近の電子回路で扱う信号の高周波化に伴い、
より高速なサンプリング速度を達成できるＣＣＤ、及び
それを用いたシフト・レジスタが求められている。
より高速なサンプリング速度を達成できるＣＣＤ、及び
それを用いたシフト・レジスタが求められている。
したが；て、本発明の目的は、より高速なサンプリング
速度を達成できるＣＣＤ及びそれを用いたシフト・レジ
スタの提供にある。
速度を達成できるＣＣＤ及びそれを用いたシフト・レジ
スタの提供にある。
〔課題を解決するための手段及び作用〕本発明の第１の
観点による電荷転送レジスタは、埋め込みチャンネル領
域を有する半導体材料の基板と、この埋め込みチャンネ
ル領域に重なる第１ゲート手段及び第２ゲート手段とを
具えている。
観点による電荷転送レジスタは、埋め込みチャンネル領
域を有する半導体材料の基板と、この埋め込みチャンネ
ル領域に重なる第１ゲート手段及び第２ゲート手段とを
具えている。
埋め込みチャンネル領域内の電子ポテンシャル・エネル
ギーが、第１ゲート手段及び第２ゲート手段の各々の下
の電位井戸及び電位障壁の両方を決める。また、本発明
のレジスタは、２つの駆動信号により第１ゲート手段及
び第２ゲート手段を駆動する手段も具えている。これら
駆動信号は、同じ周波数であるが、位相が約１８０度ず
れている。
ギーが、第１ゲート手段及び第２ゲート手段の各々の下
の電位井戸及び電位障壁の両方を決める。また、本発明
のレジスタは、２つの駆動信号により第１ゲート手段及
び第２ゲート手段を駆動する手段も具えている。これら
駆動信号は、同じ周波数であるが、位相が約１８０度ず
れている。
本発明の第２の観点によれば、シフト・レジスタは、夫
々が入力部分を有する４個の直列レジスタと、転送部分
と、これら入力部分及び転送部分間に配置された進相部
分とを具えている。入力部分は、電荷サンプル値の各シ
ーケンスを与える。
々が入力部分を有する４個の直列レジスタと、転送部分
と、これら入力部分及び転送部分間に配置された進相部
分とを具えている。入力部分は、電荷サンプル値の各シ
ーケンスを与える。
なお、４つのシーケンスは、クロック信号のサイクル内
で位相が互いに９０度ずれている。直列レジスタの少な
くとも１個は、進相部分上に少なくとも第１進相ゲート
手段及び第２進相ゲート手段を具えており、第２進相ゲ
ート手段が、第１ゲート進相手段及び転送部分間にある
。これら第１進相ゲート手段及び第２進相ゲート手段を
クロック信号の周波数で夫々駆動するが、第２進相ゲー
ト手段に供給された駆動信号は、第１進相ゲート手段に
供給された駆動信号よりも、クロック信号の１サイクル
の９０度だけ位相が遅れる。
で位相が互いに９０度ずれている。直列レジスタの少な
くとも１個は、進相部分上に少なくとも第１進相ゲート
手段及び第２進相ゲート手段を具えており、第２進相ゲ
ート手段が、第１ゲート進相手段及び転送部分間にある
。これら第１進相ゲート手段及び第２進相ゲート手段を
クロック信号の周波数で夫々駆動するが、第２進相ゲー
ト手段に供給された駆動信号は、第１進相ゲート手段に
供給された駆動信号よりも、クロック信号の１サイクル
の９０度だけ位相が遅れる。
本発明の第３の観点によれば、シフト・レジスタは、入
力部分と、転送部分と、これら入力部分及び転送部分間
に配置された進相部分とを夫々有する４個の直列レジス
タを具えている。入力部分は、電荷サンプル値の夫々の
シーケンスを出力するが、４シーケンスがクロック信号
の１サイクルの９０度だけ互いに位相がずれている。各
直列レジスタは、少なくとも第１及び第２組の転送ゲー
トを具えており、シーケンスは、転送部分に対し周期的
に繰り返す。なお、第１組の第１ゲートは、第２組のい
かなるゲートよりも入力部分に近い。
力部分と、転送部分と、これら入力部分及び転送部分間
に配置された進相部分とを夫々有する４個の直列レジス
タを具えている。入力部分は、電荷サンプル値の夫々の
シーケンスを出力するが、４シーケンスがクロック信号
の１サイクルの９０度だけ互いに位相がずれている。各
直列レジスタは、少なくとも第１及び第２組の転送ゲー
トを具えており、シーケンスは、転送部分に対し周期的
に繰り返す。なお、第１組の第１ゲートは、第２組のい
かなるゲートよりも入力部分に近い。
直列レジスタの少なくとも１個は、進相部分上に少なく
とも第１進相ゲート手段と第２進相ゲート手段とを具え
ており、この第２進相ゲート手段は、第１進相ゲート手
段と転送部分との間にある。クロック信号の周波数で転
送ゲートを駆動し、第１進相ゲート手段及び第２進相ゲ
ート手段の各々も、このクロック信号の周波数で駆動す
る。第２進相ゲート手段に供給された駆動信号は、第１
進相ゲート手段に供給された駆動信号よりも、位相がク
ロック信号の１サイクルの９０度だけ遅れる。
とも第１進相ゲート手段と第２進相ゲート手段とを具え
ており、この第２進相ゲート手段は、第１進相ゲート手
段と転送部分との間にある。クロック信号の周波数で転
送ゲートを駆動し、第１進相ゲート手段及び第２進相ゲ
ート手段の各々も、このクロック信号の周波数で駆動す
る。第２進相ゲート手段に供給された駆動信号は、第１
進相ゲート手段に供給された駆動信号よりも、位相がク
ロック信号の１サイクルの９０度だけ遅れる。
第１図は、本発明による集積回路の一部の平面図であり
、第２図は、第１図の集積回路の一部及び他の集積回路
の部分を示す断面図である。これら第１及び第２図に示
した集積回路は、４つのｎ型埋め込みチャンネル領域を
有するように形成されたｐ型シリコンの基板を具えてい
る。これら４つの埋め込みチャンネル領域を用いて、２
相４チヤンネルのＳＰＳ −ＣＣＤシフト・レジスタを
実現する。このシフト・レジスタの説明を簡単にするた
め、シフト・レジスタの４個の信号チャンネルの夫々に
対して添え字ｌ、２．３及び４を用いる。
、第２図は、第１図の集積回路の一部及び他の集積回路
の部分を示す断面図である。これら第１及び第２図に示
した集積回路は、４つのｎ型埋め込みチャンネル領域を
有するように形成されたｐ型シリコンの基板を具えてい
る。これら４つの埋め込みチャンネル領域を用いて、２
相４チヤンネルのＳＰＳ −ＣＣＤシフト・レジスタを
実現する。このシフト・レジスタの説明を簡単にするた
め、シフト・レジスタの４個の信号チャンネルの夫々に
対して添え字ｌ、２．３及び４を用いる。
ＳＰＳシフト・レジスタの各信号チャンネルは、入力直
列レジスタ（４）と、並列レジスタ（１６）と、出力直
列レジスタ（１８）とを具えている。
列レジスタ（４）と、並列レジスタ（１６）と、出力直
列レジスタ（１８）とを具えている。
４つのチャンネルの各々の入力直列レジスタ（４）の部
分を第２図に示す。４個の入力レジスタ（４１）・・・
（４４）の各々は、入力部分（１０）と、進相部分（
１２）と、転送部分（１４）とを具えている。４個の入
力直列レジスタの転送部分は、夫々同じであり、従来方
法により実現できる。
分を第２図に示す。４個の入力レジスタ（４１）・・・
（４４）の各々は、入力部分（１０）と、進相部分（
１２）と、転送部分（１４）とを具えている。４個の入
力直列レジスタの転送部分は、夫々同じであり、従来方
法により実現できる。
１個の信号チャンネルの入力直列レジスタ（４１）と、
並列レジスタ（１６，）と、出力直列レジスタ（１Ｂ、
）とを第１図に示す。４個の信号チャンネルの並列レジ
スタと、出力直列レジスタは、同じであり、従来方法で
実現できる。
並列レジスタ（１６，）と、出力直列レジスタ（１Ｂ、
）とを第１図に示す。４個の信号チャンネルの並列レジ
スタと、出力直列レジスタは、同じであり、従来方法で
実現できる。
入力直列チャンネル（４１）を実現するのに用いた埋め
込みチャンネル領域の部分は、ｎ十拡散領域から延びて
いる。拡散領域（２０，）は、入力拡散領域であり、入
力端子（２１）に接続されている。この入力端子にて、
ＳＰＳシフト・レジスタは、シングルエンド入力信号を
受ける。埋め込みチャンネル領域の上に、導電性ゲート
を形成する。これらゲートは、５組あり、第１図におい
て、ＡＸＢ、Ｃ，Ｌ及びＴで示す。これらゲートをクロ
ック・ドライバに接続するが、これらドライバの一部を
第２図に示す。第２図に示すクロック・ドライバは、サ
ンプリング・クロック・ドライバ（３０） 〜（３６）
と、転送りロック・ドライバ（４０）及び（４２）とで
ある。クロック・ドライバ（３０）〜（３６）が供給す
るサンプリング・クロック信号は、同じ周波数であるが
、各サンプリング・クロック信号が、９０度の整数倍（
０でない）だけ他の信号と位相が互いにずれるように、
これらドライバ（３０）〜（３６）は、マスク・クロッ
ク発生器（４４）により制御される。転送りロック・ド
ライバ（４０）及び（４２）が発生する転送りロック信
号は、ドライバ（３ｏ）〜（３６）が発生するクロック
信号と同じ周波数であるが、ドライバ（４０）及び（４
２）の発生する信号がドライバ（３０）及び（３４）の
発生する信号と夫々同相になるように、これら転送りロ
ック・ドライバを制御する。ドライバ（３ｏ）〜（３６
）、（４０）及び（４２）が発生するクロック信号の波
形を第３図に示す。
込みチャンネル領域の部分は、ｎ十拡散領域から延びて
いる。拡散領域（２０，）は、入力拡散領域であり、入
力端子（２１）に接続されている。この入力端子にて、
ＳＰＳシフト・レジスタは、シングルエンド入力信号を
受ける。埋め込みチャンネル領域の上に、導電性ゲート
を形成する。これらゲートは、５組あり、第１図におい
て、ＡＸＢ、Ｃ，Ｌ及びＴで示す。これらゲートをクロ
ック・ドライバに接続するが、これらドライバの一部を
第２図に示す。第２図に示すクロック・ドライバは、サ
ンプリング・クロック・ドライバ（３０） 〜（３６）
と、転送りロック・ドライバ（４０）及び（４２）とで
ある。クロック・ドライバ（３０）〜（３６）が供給す
るサンプリング・クロック信号は、同じ周波数であるが
、各サンプリング・クロック信号が、９０度の整数倍（
０でない）だけ他の信号と位相が互いにずれるように、
これらドライバ（３０）〜（３６）は、マスク・クロッ
ク発生器（４４）により制御される。転送りロック・ド
ライバ（４０）及び（４２）が発生する転送りロック信
号は、ドライバ（３ｏ）〜（３６）が発生するクロック
信号と同じ周波数であるが、ドライバ（４０）及び（４
２）の発生する信号がドライバ（３０）及び（３４）の
発生する信号と夫々同相になるように、これら転送りロ
ック・ドライバを制御する。ドライバ（３ｏ）〜（３６
）、（４０）及び（４２）が発生するクロック信号の波
形を第３図に示す。
各直列レジスタ（４）の第１及び第２ゲート（２２）及
び（２４）は、入力部分（ｌＯ）内にあり、かかるゲー
トの各々をサンプリング・クロック・ドライバ（３０）
〜（３６）の１個に接続する。各レジスタの進相部分は
、少なくとも２個のゲートを有する。進相部分のゲート
は、対に接続し、これらゲート対の各々をサンプリング
・クロック・ドライバ（３０）〜（３６）の１個に接続
する。チャンネル（２１）の進相部分内には、１つのゲ
ート対があり、チャンネル（２，）及び（２３）の各々
の進相部分内には、２つのゲート対があり、チャンネル
（２４）の進相部分内には３つのゲート対がある。転送
部分内には多くのゲート対があり、交互のゲート対が転
送りロック・ドライバ（４０）及び（４２）に接続され
ている。
び（２４）は、入力部分（ｌＯ）内にあり、かかるゲー
トの各々をサンプリング・クロック・ドライバ（３０）
〜（３６）の１個に接続する。各レジスタの進相部分は
、少なくとも２個のゲートを有する。進相部分のゲート
は、対に接続し、これらゲート対の各々をサンプリング
・クロック・ドライバ（３０）〜（３６）の１個に接続
する。チャンネル（２１）の進相部分内には、１つのゲ
ート対があり、チャンネル（２，）及び（２３）の各々
の進相部分内には、２つのゲート対があり、チャンネル
（２４）の進相部分内には３つのゲート対がある。転送
部分内には多くのゲート対があり、交互のゲート対が転
送りロック・ドライバ（４０）及び（４２）に接続され
ている。
導電性ゲートは、ポリシリコンで作られており、交互の
ゲートは、順次設けられたポリシリコンの下側レベル及
び上側レベルから夫々形成されている。導電ゲートを形
成するこの方法は、当業者に周知である。下側レベル・
ゲートを形成した後で、上側レベル・ゲートを形成する
前で、上側レベル・ゲートを形成する際に、第２図のエ
ネルギー・ポテンシャル（５０，） ・・・ （５０
，）に示すように、進相部分及び転送部分の上側レベル
・ゲートの下の電子ポテンシャル・エネルギーが、これ
ら部分の下側レベル・ゲートの下の電子ポテンシャル・
エネルギーよりも小さくなるように、ｎ注入を実行する
。入力部分の上側及び下側レベル・ゲートの下の電子ポ
テンシャル・エネルギーは、進相部分及び転送部分の下
側レベル・ゲートの下と同じである。ｎ注入によるｎ型
埋め込みチャンネル領域の長手方向に沿う電子ポテンシ
ャル・エネルギーを変化させる方法は、本願出願人に譲
渡された米国特許出願第２１３８０５号に開示されてい
る。
ゲートは、順次設けられたポリシリコンの下側レベル及
び上側レベルから夫々形成されている。導電ゲートを形
成するこの方法は、当業者に周知である。下側レベル・
ゲートを形成した後で、上側レベル・ゲートを形成する
前で、上側レベル・ゲートを形成する際に、第２図のエ
ネルギー・ポテンシャル（５０，） ・・・ （５０
，）に示すように、進相部分及び転送部分の上側レベル
・ゲートの下の電子ポテンシャル・エネルギーが、これ
ら部分の下側レベル・ゲートの下の電子ポテンシャル・
エネルギーよりも小さくなるように、ｎ注入を実行する
。入力部分の上側及び下側レベル・ゲートの下の電子ポ
テンシャル・エネルギーは、進相部分及び転送部分の下
側レベル・ゲートの下と同じである。ｎ注入によるｎ型
埋め込みチャンネル領域の長手方向に沿う電子ポテンシ
ャル・エネルギーを変化させる方法は、本願出願人に譲
渡された米国特許出願第２１３８０５号に開示されてい
る。
例として、直列レジスタ（４，）を考察すると、ドライ
バ（３０）及び（３６）からの駆動信号が高のとき、ゲ
ート（２２，）及び（２４＋）の下の埋め込みチャンネ
ル領域内に導電路が形成され、入力拡散領域（２０，）
内の電荷がこの導電路に沿って拡散する。ドライバ（３
６）からの駆動信号が低になると、ゲー）（２２，）の
下の導電路が破壊され、ゲー）（２４，）の下の電荷サ
ンプル値をトラッピングする。トラップされた電荷の量
は、シフト・レジスタの入力端子に供給された入力信号
の電圧により決まる。他の３個の直列レジスタ（４□）
、（４，）及び（４４）の第１ゲート（２２）及び第２
ゲー）（２４）も同様に動作するが、他の直列レジスタ
の第１及び第２ゲートに供給されたサンプリング・クロ
ック信号は、レジスタ（４１）の第１及び第２ゲートに
供給されるサンプリング・クロック信号と同相にシフト
される。よって、４個の直列レジスタは、クロック信号
の４倍の周波数で入力信号をサンプルできる。
バ（３０）及び（３６）からの駆動信号が高のとき、ゲ
ート（２２，）及び（２４＋）の下の埋め込みチャンネ
ル領域内に導電路が形成され、入力拡散領域（２０，）
内の電荷がこの導電路に沿って拡散する。ドライバ（３
６）からの駆動信号が低になると、ゲー）（２２，）の
下の導電路が破壊され、ゲー）（２４，）の下の電荷サ
ンプル値をトラッピングする。トラップされた電荷の量
は、シフト・レジスタの入力端子に供給された入力信号
の電圧により決まる。他の３個の直列レジスタ（４□）
、（４，）及び（４４）の第１ゲート（２２）及び第２
ゲー）（２４）も同様に動作するが、他の直列レジスタ
の第１及び第２ゲートに供給されたサンプリング・クロ
ック信号は、レジスタ（４１）の第１及び第２ゲートに
供給されるサンプリング・クロック信号と同相にシフト
される。よって、４個の直列レジスタは、クロック信号
の４倍の周波数で入力信号をサンプルできる。
再び、レジスタ（４，）を考察する。進相部分のゲート
対（６０＋）をサンプリング・クロック・ドライバ（３
４）に接続する。このドライバは、ドライバ（３０）が
発生するクロック信号に対して位相が１８０度ずれたク
ロック信号を発生する。
対（６０＋）をサンプリング・クロック・ドライバ（３
４）に接続する。このドライバは、ドライバ（３０）が
発生するクロック信号に対して位相が１８０度ずれたク
ロック信号を発生する。
よって、ゲート（２４，）に供給される信号が低になり
、ゲート対（６０１）に供給される信号が高になるとき
、入力部分のゲート（２４，）の下のサンプル値がゲー
ト対（６０＋）の上側レベル・ゲートの下の井戸に転送
される。ドライバ（３４）が発生する信号は、ドライバ
（４ｏ）が発生する信号に対して位相が１８０度異なる
ので、転送部分の第１ゲート対（７０１）が高になった
とき、ゲート対（６０＋）が低になり、電荷が進相部分
の井戸から転送部分の第１井戸に転送される。電荷サン
プル値は、サンプリング・クロック周期の２分の１の間
、進相部分の井戸内に残る。
、ゲート対（６０１）に供給される信号が高になるとき
、入力部分のゲート（２４，）の下のサンプル値がゲー
ト対（６０＋）の上側レベル・ゲートの下の井戸に転送
される。ドライバ（３４）が発生する信号は、ドライバ
（４ｏ）が発生する信号に対して位相が１８０度異なる
ので、転送部分の第１ゲート対（７０１）が高になった
とき、ゲート対（６０＋）が低になり、電荷が進相部分
の井戸から転送部分の第１井戸に転送される。電荷サン
プル値は、サンプリング・クロック周期の２分の１の間
、進相部分の井戸内に残る。
レジスタ（４，）の場合、進相部分は、２個のゲート対
（６０ｓ）及び（６２３）を有するので、２個の井戸を
有する。第１ゲート対（６０３）をドライバ（３０）に
接続し、第２ゲート対をドライバ（３４）に接続する。
（６０ｓ）及び（６２３）を有するので、２個の井戸を
有する。第１ゲート対（６０３）をドライバ（３０）に
接続し、第２ゲート対をドライバ（３４）に接続する。
ドライバ（３４）に接続されたゲー）（２４，）が低に
なると、進相部分の第１ゲート対（６０，）は高になり
、電荷サンプル値が進相部分の第１井戸に転送される。
なると、進相部分の第１ゲート対（６０，）は高になり
、電荷サンプル値が進相部分の第１井戸に転送される。
第１ゲート対（６０，）が低になると、第２ゲート対（
６２３）が高になり、電荷が第１井戸から第２井戸に転
送される。第２ゲート対（６２３）が低になると、転送
部分の第１ゲート対（’７０３）が高になり、電荷が進
相部分の第２井戸から転送部分の第１井戸に転送される
。よって、電荷サンプル値が、サンプリング・クロック
の１周期期間中、進相部分に残る。
６２３）が高になり、電荷が第１井戸から第２井戸に転
送される。第２ゲート対（６２３）が低になると、転送
部分の第１ゲート対（’７０３）が高になり、電荷が進
相部分の第２井戸から転送部分の第１井戸に転送される
。よって、電荷サンプル値が、サンプリング・クロック
の１周期期間中、進相部分に残る。
レジスタ（４□）の場合、進相部分の２個のゲート対（
６０，）及び（６２□）をドライバ（３２）及び（３４
）に夫々接続する。ドライバ（３２）の供給する信号は
、ドライバ（３４）が供給する信号に対して、位相が９
０度進んでいる。よって、電荷サンプル値が進相部分の
第１井戸から進相部分の第２井戸に転送されるとき、転
送部分の第１井戸に転送される前に、サンプリング・ク
ロックの４分の１周期期間中、第２井戸内にこの電荷サ
ンプル値が残る。したがって、電荷値は、サンプリング
・クロック周期の４分の３期間中、レジスタ（４□）の
進相部分内に残る。進相部分内に３個のゲート対（６０
，）、（６２，）及び（６４４）を有するレジスタ（４
４）の場合、電荷サンプル値は、クロック周期の２分の
１期間中、進相部分の第１及び第２井戸の各々に残るが
、クロック周期の４分の１０間中のみは、進相部分の第
３井戸内に残る。
６０，）及び（６２□）をドライバ（３２）及び（３４
）に夫々接続する。ドライバ（３２）の供給する信号は
、ドライバ（３４）が供給する信号に対して、位相が９
０度進んでいる。よって、電荷サンプル値が進相部分の
第１井戸から進相部分の第２井戸に転送されるとき、転
送部分の第１井戸に転送される前に、サンプリング・ク
ロックの４分の１周期期間中、第２井戸内にこの電荷サ
ンプル値が残る。したがって、電荷値は、サンプリング
・クロック周期の４分の３期間中、レジスタ（４□）の
進相部分内に残る。進相部分内に３個のゲート対（６０
，）、（６２，）及び（６４４）を有するレジスタ（４
４）の場合、電荷サンプル値は、クロック周期の２分の
１期間中、進相部分の第１及び第２井戸の各々に残るが
、クロック周期の４分の１０間中のみは、進相部分の第
３井戸内に残る。
したがって、レジスタ（４４）、（４３）、（４□）及
び（４１）の各々が順次４つのサンプル値を取り込むな
らば、レジスタ（４４）、（４３）及び（４□）が取り
込んだサンプル値は、レジスタ（４１）が取り込んだサ
ンプル値に対して、４分の３周期、２分の１周期及び４
分の１周期ずつ遅延するので、４つのサンプル値が夫々
の直列レジスタの転送部分に同時に入る。これにより、
４つのサンプル値がＳＰＳレジスタの夫々のチャンネル
に同時にクロックされるので、１組のドライバを用いて
、４チヤンネルに対し、電荷転送、出力リセット、及び
出力サンプリングの機能を達成できる。このように動作
することにより、サンプリング・クロック周波数の４倍
で入力信号をサンプルする。この方法では、５００〜１
０００メガ・サンプル７秒のサンプル速度を達成できる
。
び（４１）の各々が順次４つのサンプル値を取り込むな
らば、レジスタ（４４）、（４３）及び（４□）が取り
込んだサンプル値は、レジスタ（４１）が取り込んだサ
ンプル値に対して、４分の３周期、２分の１周期及び４
分の１周期ずつ遅延するので、４つのサンプル値が夫々
の直列レジスタの転送部分に同時に入る。これにより、
４つのサンプル値がＳＰＳレジスタの夫々のチャンネル
に同時にクロックされるので、１組のドライバを用いて
、４チヤンネルに対し、電荷転送、出力リセット、及び
出力サンプリングの機能を達成できる。このように動作
することにより、サンプリング・クロック周波数の４倍
で入力信号をサンプルする。この方法では、５００〜１
０００メガ・サンプル７秒のサンプル速度を達成できる
。
本発明は、図示し上述した特定の実施例に限定されるも
のではなく、本発明の要旨を逸脱することなく種々の変
更ができる。特に、埋め込みチャンネル領域内の井戸を
設けるためにｎ注入を用いて、電子ポテンシャル・エネ
ルギーの輪郭を決めることは必要なく、代わりに、障壁
を設けるためにＰ注入を用いてもよい。また、４個のサ
ンプリング・クロック・ドライバを示したが、出力が差
動である２個のサンプリング・クロック・ドライバとし
ても実現できる。さらに、シングルエンド入力信号に関
して本発明を説明したが、基板内に８個の埋め込みチャ
ンネル領域を設けて、差動入力信号をサンプリングする
シフト・レジスタとしてもよい。この場合、シフト・レ
ジスタの４個の信号チャンネルの各々が正側及び負側を
有する。
のではなく、本発明の要旨を逸脱することなく種々の変
更ができる。特に、埋め込みチャンネル領域内の井戸を
設けるためにｎ注入を用いて、電子ポテンシャル・エネ
ルギーの輪郭を決めることは必要なく、代わりに、障壁
を設けるためにＰ注入を用いてもよい。また、４個のサ
ンプリング・クロック・ドライバを示したが、出力が差
動である２個のサンプリング・クロック・ドライバとし
ても実現できる。さらに、シングルエンド入力信号に関
して本発明を説明したが、基板内に８個の埋め込みチャ
ンネル領域を設けて、差動入力信号をサンプリングする
シフト・レジスタとしてもよい。この場合、シフト・レ
ジスタの４個の信号チャンネルの各々が正側及び負側を
有する。
上述の如く、本発明によれば、サンプリング速度がより
高速なＣＣＤ及びそれを用いたシフト・レジスタが得ら
れる。
高速なＣＣＤ及びそれを用いたシフト・レジスタが得ら
れる。
第１図は、本発明の好適な実施例の一部の平面図、第２
図は第１図の部分及び他の３つの部分の断面図、第３図
はゲートに供給される駆動信号の波形図である。 （４）は入力直列レジスタ、（１０）は入力部分、（１
２）は進相部分、（１４）は転送部分、（１６）は並列
レジスタ、（１８）は出力直列しジスタ、（２０）は拡
散領域、（２２）は第１ゲート、（２４）は第２ゲート
、（３ｏ）〜（３６）はサンプリング・クロック・ドラ
イバ、（４ｏ）、（４２）は転送りロック・ドライバ、
（４４）はマスク・クロック発生器である。 代 理 人 松 隈 秀 盛
図は第１図の部分及び他の３つの部分の断面図、第３図
はゲートに供給される駆動信号の波形図である。 （４）は入力直列レジスタ、（１０）は入力部分、（１
２）は進相部分、（１４）は転送部分、（１６）は並列
レジスタ、（１８）は出力直列しジスタ、（２０）は拡
散領域、（２２）は第１ゲート、（２４）は第２ゲート
、（３ｏ）〜（３６）はサンプリング・クロック・ドラ
イバ、（４ｏ）、（４２）は転送りロック・ドライバ、
（４４）はマスク・クロック発生器である。 代 理 人 松 隈 秀 盛
Claims (1)
- 【特許請求の範囲】 １、埋め込みチャンネル領域を有する半導体材料の基板
と、 上記埋め込みチャンネル領域上に設けられた第１及び第
２ゲート手段と、 同一周波数で、位相が１８０度以下異なった駆動信号に
より上記第１及び第２ゲート手段を駆動する手段とを具
え、 上記埋め込みチャンネル領域内の電子ポテンシャル・エ
ネルギーが、上記第１及び第２ゲート手段の下のポテン
シャル井戸及びポテンシャル障壁を決定することを特徴
とする電荷結合素子。 ２、電荷サンプル値のシーケンスを与える入力部分と、
転送部分と、上記入力部分及び上記転送部分間に設けら
れた進相部分とを各々が有する４個の直列レジスタを具
え、 該４個の直列レジスタの上記入力部が供給する電荷サン
プル値の４つのシーケンスが、クロック信号のサイクル
で互いに位相が９０度だけオフセットされ、 上記直列レジスタの少なくとも１個は、 上記進相部分上に設けられた第１進相ゲート手段と、 上記進相部分上で、上記第１進相ゲート手段及び上記転
送部分間に設けられた第２進相ゲート手段と、 上記クロック信号と同じ周波数で、上記第１及び第２進
相ゲート手段を駆動する手段とを具え、 上記第２進相ゲート手段に供給される駆動信号は、上記
第１進相ゲート手段に供給される駆動信号よりも、上記
クロック信号の１サイクルの９０度分だけ位相が進んで
いることを特徴とするシフト・レジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/213,554 US4951302A (en) | 1988-06-30 | 1988-06-30 | Charge-coupled device shift register |
| US213554 | 1988-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245941A true JPH0245941A (ja) | 1990-02-15 |
Family
ID=22795550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162487A Pending JPH0245941A (ja) | 1988-06-30 | 1989-06-23 | 電荷結合素子及びシフト・レジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4951302A (ja) |
| EP (1) | EP0349033B1 (ja) |
| JP (1) | JPH0245941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07232258A (ja) * | 1994-02-23 | 1995-09-05 | Ryobi Ltd | 電磁ポンプを用いた鋳造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043436A (ja) * | 1990-04-20 | 1992-01-08 | Fuji Photo Film Co Ltd | Ｃｃｄ遅延線 |
| US5294982A (en) * | 1991-12-24 | 1994-03-15 | National Captioning Institute, Inc. | Method and apparatus for providing dual language captioning of a television program |
| US5200983A (en) * | 1992-04-17 | 1993-04-06 | Tektronix, Inc. | Fiso analog signal acquisition system employing CCD array storage |
| US5937025A (en) * | 1997-03-21 | 1999-08-10 | Dalsa, Inc. | High speed CCD bus structure |
| US6091619A (en) * | 1999-04-23 | 2000-07-18 | Tektronix, Inc. | Array architecture for long record length fast-in slow-out (FISO) analog memory |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3819959A (en) * | 1970-12-04 | 1974-06-25 | Ibm | Two phase charge-coupled semiconductor device |
| GB1457253A (en) * | 1972-12-01 | 1976-12-01 | Mullard Ltd | Semiconductor charge transfer devices |
| CA983618A (en) * | 1973-04-23 | 1976-02-10 | Robert J. Strain | Analog inverter for use in charge transfer apparatus |
| DE2501934C2 (de) * | 1974-01-25 | 1982-11-11 | Hughes Aircraft Co., Culver City, Calif. | Verfahren zum Betrieb eines ladungsgekoppelten Halbleiter-Bauelementes und ladungsgekoppeltes Halbleiter-Bauelement zur Durchführung dieses Verfahrens |
| US3913077A (en) * | 1974-04-17 | 1975-10-14 | Hughes Aircraft Co | Serial-parallel-serial ccd memory with interlaced storage |
| US3944990A (en) * | 1974-12-06 | 1976-03-16 | Intel Corporation | Semiconductor memory employing charge-coupled shift registers with multiplexed refresh amplifiers |
| US4211937A (en) * | 1976-01-23 | 1980-07-08 | Tokyo Shibaura Electric Co., Ltd. | Multi-channel charge coupled transfer device |
| US4118795A (en) * | 1976-08-27 | 1978-10-03 | Texas Instruments Incorporated | Two-phase CCD regenerator - I/O circuits |
| US4223233A (en) * | 1977-05-26 | 1980-09-16 | Raytheon Company | Charge transfer device input circuitry |
| US4205283A (en) * | 1978-10-10 | 1980-05-27 | The United States Of America As Represented By The Secretary Of The Army | Signal delay system |
| US4521896A (en) * | 1982-05-14 | 1985-06-04 | Westinghouse Electric Co. | Simultaneous sampling dual transfer channel charge coupled device |
| US4508975A (en) * | 1982-09-28 | 1985-04-02 | Rca Corporation | Pulse duration modulator using charge coupled devices |
| US4648072A (en) * | 1985-05-06 | 1987-03-03 | Tektronix, Inc. | High speed data acquisition utilizing multiplex charge transfer devices |
-
1988
- 1988-06-30 US US07/213,554 patent/US4951302A/en not_active Expired - Fee Related
-
1989
- 1989-06-14 EP EP89201548A patent/EP0349033B1/en not_active Expired - Lifetime
- 1989-06-23 JP JP1162487A patent/JPH0245941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07232258A (ja) * | 1994-02-23 | 1995-09-05 | Ryobi Ltd | 電磁ポンプを用いた鋳造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0349033A2 (en) | 1990-01-03 |
| EP0349033A3 (en) | 1990-11-28 |
| US4951302A (en) | 1990-08-21 |
| EP0349033B1 (en) | 1994-01-19 |
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