JPH0245975A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、ゲートア
レイ方式を採用する半導体集積回路装置に適用して有効
な技術に関するものである。

〔従来の技術〕

ゲートアレイ方式を採用する半導体集積回路装置は、規
則的に配列された基本セル内及び基本セル間を複数層の
結線用配線で結線し、所望の論理回路を構成することが
できる。また、ゲートアレイ方式を採用する半導体集積
回路装置は、前記結線用配線の結線パターンを変更する
だけで前記以外の種々の論理回路を構成することができ
る。この種の半導体集積回路装置は短期間に多品種のも
のを構成することができる特徴がある。

本発明者が開発中のゲートアレイ方式を採用する半導体
集積回路装置は周辺部分に複数の入出力バッファ回路を
配置している。この入出力バッファ回路に囲まれた領域
内には基本セルが行列状に複数配置されている。基本セ
ルは、複数の相補型ＭＩＳＦＥＴ（ＣＭＯ８）で形成さ
れ、列方向に複数配置されて基本セル列を形成している
。行方向に配置されたこの基本セル列間には配線形成領
域（配線チャネル領域）が設けられている。

このゲートアレイ方式を採用する半導体集積回路装置は
前記結線用配線を２層のアルミニウム合金配線で形成し
ている。１層目の結線用配線は基本セル内配線及び配線
形成領域を列方向に延在する基本セル間を接続する配線
として形成されている。２層目の結線用配線は配線形成
領域を行方向に延在する基本セル間を接続する配線とし
て形成されている。この結線用配線は、通常、コンピュ
タを使用する自動配線システム（Ｄ　Ａ：　Ｄｅｓｉｇ
ｎＡ　ｕｔｏ［ｌ１ａｔｉｏｎ）で自動的に配置されて
いる。

なお、ゲートアレイ方式を採用する半導体集積回路装置
については、例えば、日経マグロウヒル社、日経マイク
ロデバイス、１９８６年９月号、第６５頁乃至第７２頁
に記載されている。

〔発明が解決しようとする課題〕

本発明者は、前記ゲートアレイ方式の半導体集積回路装
置の開発中に次の問題点が生じることを見出した。

ゲートアレイ方式を採用する半導体集積回路装置は組込
む論理回路により信号用配線のパターンが種々変化する
。例えば、入力バッファ回路と初段の論理回路とを接続
する入力信号用配線は、出方８フフフ 出力信号用配線に近接して延在する場合を生じる。

また、入力信号用配線は出力信号用配線と交差する場合
を生じる。これらの入力信号用配線、出力信号用配線の
夫々は単独で延在させている。このような場合、出力信
号用配線の出力信号に誘発され、入力信号用配線の入力
信号にはノイズがのる。

このため、初段の論理回路は誤動作を生じるので。

ゲートアレイ方式の半導体集積回路装置の電気的信頼性
が低下する。

本発明の目的は、ゲートアレイ方式を採用する半導体集
積回路装置において，論理回路の誤動作を低減し、電気
的信頼性を向上することが可能な技術を提供することに
ある。

本発明の他の目的は、前記ゲートアレイ方式を採用する
半導体集積回路装置において、信号用配線やその他の信
号用配線のレイアウトに関係なく、前記信号用配線の信
号にノイズがのることを低減することが可能な技術を提
供することにある。

本発明の他の目的は，前記信号用配線の信号にノイズが
のることを効率良く低減することが可能な技術を提供す
ることにある。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ゲートアレイ方式の半導体集積回路装置において、信号
用配線の両側にこの信号用配線に沿って遮蔽用電源配線
を延在させる。

〔作　　用〕

上述した手段によれば、前記信号用配線の周囲に延在す
る他の信号用配線の信号の影＊（ノイズ）を前記遮蔽用
電源配線で遮蔽したので、前記信号用配線の信号にノイ
ズがのることを低減し、論理回路の誤動作を防止できる
。この結果、ゲートアレイ方式を採用する半導体集積回
路装置の電気的信頼性を向上することができる。

以下１本発明の構成について、ゲートアレイ方式を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるゲートアレイ方式を採用する半
導体集積回路装置の基本概略構成を第２図（チップレイ
アウト図）で示す。

第２図に示すように、ゲートアレイ方式を採用する半導
体集積回路装置１は平面が方形状のチップ（例えば単結
晶珪素基板）で構成されている。半導体集積回路装置ｌ
は方形状の各辺に沿った最外周部分に複数の外部端子（
ポンディングパッド）２を配置している。この外部端子
２の内側には外部端子２の配列に沿って複数の人出力バ
ッファ回路３が複数されている。

本実施例の半導体集積回路装置１は２層の結線用配線で
論理回路を組んでおり、前記外部端子２は２層目（又は
１層目）の配線形成工程で形成される結線用配線と同一
製造工程で形成されている。

結線用配線はアルミニウム配線又はアルミニウム合金配
線で形成されている。アルミニウム合金配線はアルミニ
ウムにＣｕ又は及びＳｉを添加している。Ｃｕはエレク
トロマイグレーション或はストレスマイグレーションを
低減することができる。

ＳｉはＳｉ（半導体領域）との接続部分においてアロイ
スパイク現象を低減することができる。

前記人出カバソファ回路３は第２図及び第１図（要部拡
大平面図）に示すように１つ（又は複数）の外部端子２
に対応する位置に配置されている。人出力バッファ回路
３はその構成を詳細に示していないが入力バッファ回路
用セル及び出力バッファ回路用セルで構成されている。

入カバソファ回路用セルは例えば相補型ＭＩＳＦＥＴ（
０ＭＯ８）で構成されている。この入力バッファ回路用
セルは配線形成工程で形成された結線用配線で各半導体
素子間を結線することにより入力バッファ回路を構成で
きるようになっている。

また、入力バッファ回路用セルは静電気破壊防止回路を
構成できるように保護抵抗素子やクランプ用ＭＩ　５Ｆ
ＥＴを配置している。出力バッファ回路用セルは相補型
ＭＩＳＦＥＴ又は及びバイポーラトランジスタで構成さ
れている。この出力バッファ回路用セルは配線形成工程
で形成された結線用配線で各半導体素子間を結線するこ
とにより出力バッファ回路を構成できるようになってい
る。

入力バッファ回路用セル、出力バッファ回路用セルの夫
々の各半導体素子間の結線は主に第１層目の配線形成工
程で形成された結線用配線で行われている。つまり、人
出力バッファ回路３は、第１層目の配線形成工程で形成
される結線用配線で入力バッファ回路又は出力バッファ
回路を形成することができる。

入出力バッファ回路３の上部には主要電源配線（メイン
電源配線）８を延在させている。主要電源配線８は第２
層目の配線形成工程で形成されている。主要電源配線８
は電源電圧配線Ｖｃｃ例えば回路の動作電圧５［ｖ］及
び基準電圧配線Ｖ。例えば回路の接地電位０［Ｖ］で構
成されている。電源電圧配線ｖｃｃはこれに限定されな
いが基準電圧配線Ｖ□の外周にそれに沿って平行に延在
している。

人出力バッフ７回路３で囲まれた半導体集積回路装置１
の中央部分は論理回路を形成する論理回路部である。こ
の論理回路部には第２図に示すように基本セル４が行列
状にかつ規則的に複数配置されている。列方向に配置さ
れた複数の基本セル４は基本セル列５を形成している。

基本セル列５はｆ定の間隔をおいて行方向に複数配置さ
れている。基本セル列５間は基本セル４間（論理回路間
）を接続する結線用配線が形成される配線形成領域（配
線チャネル領域）６として使用されている。

前記基本セル４は第３図（要部平面図）に示すように４
つのｐチャネルＭＩＳＦＥＴＱｐ及び４つのｎチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎで構成されている。

つまり、基本セル４は相補型ＭＩＳＦＥＴ　（０ＭＯ８
）で構成されている。ｐチャネルＭＩ　Ｓ　ＦＥＴＱｐ
はフィールド絶縁膜４Ａで周囲を囲まれた領域内におい
て図示しないｎ型ウェル領域の主面に形成されている。

ｐチャネルＭＩ　５ＦＥＴＱｐは、主に、ｎ型ウェル領
域（チャネル形成領域）、ゲート絶縁膜、ゲート電極４
Ｂ、ソース領域及びドレイン領域である一対のｐ＋型半
導体領域４Ｃで構成されている。同様に、ｎチャネルＭ
ＩＳＦＥＴＱｎはフィールド絶縁膜４Ａで周囲を囲まれ
た領域内において図示しないｐ型ウェル領域の主面に形
成されている。ｎチャネルＭＩＳＦＥＴＱｎは、主に、
ｐ型ウェル領域（チャネル形成領域）、ゲート絶縁膜、
ゲート電極４Ｂ、ソース領域及びドレイン領域である一
対のざ型半導体領域４Ｄで構成されている。前記ゲート
電極４Ｂは、例えば多結晶珪素膜、高融点金属膜或は高
融点金属シリサイド膜の単層、又はそれらの複合膜で形
成されている。

前記基本セル４の４つのＭＩＳＦＥＴＱｐは、ゲート長
方向に隣接する夫々の一方の半導体領域４Ｃを一体に構
成し、夫々を直列に接続している。

同様に、４つのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、ゲ
ート長方向に隣接する夫々の一方の半導体領域４Ｄを一
体に構成し、夫々を直列に接続している。すなわち。

この基本セル４は４人力ＮＡＮＤゲート回路を構成でき
るようになっている。なお、基本セル４は、前述の４人
力ＮＡＮＤゲート回路に限定されず、２人力ＮＡＮＤゲ
ート回路、３人力ＮＡＮＤゲート回路を形成できるよう
に構成してもよい。

この基本セル４の各ＭＩＳＦＥＴＱｐ、Ｑｎの夫々の電
極（端子）は主に第１層目の配線形成工程で形成される
結線用配線によって結線されている。

この基本セル４内配線は所定の論理回路又はその一部を
構成するようになっている。また、基本セル４上には第
３図に簡略化して実線で示すように電源配線７が列方向
に延在している。この電源配線７は第１層目の配線形成
工程で形成されている。

電源配線７のうちｐチャネルＭＩＳＦＥＴＱｐ上に延在
するものは電源電圧配線Ｖｃｃである。電源配線７の・
うちｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ上に延
在するものは基準電圧配線Ｖｓｓである。この電源配線
７の電源電圧配線Ｖｃｃは前記主要電源配線８の電源電
圧配線Ｖｃｃに直接的又は図示しない補助用電源配線を
介在させて間接的に接続されている。

電源配線７の基準電圧配線Ｖｓｓは同様に前記主要電源
配線８の基準電圧配線Ｖｓｓに直接的又は間接的に接続
されている。

基本セル４上を延在する前記電源配線７の電源電圧配線
Ｖｃｃと基準電圧配線Ｖｓｓとの間には、最小配線離隔
寸法（最小配線間ピッチ）において、数本乃至数十水の
第１層目の配線形成工程で形成される結線用配線が列方
向に延在できるように構成されている。本実施例のゲー
トアレイ方式を採用する半導体集積回路装置１は６本乃
至１０本程度の結線用配線を延在できるように構成され
ている。

前記第２図に示す基本セル列５間の配線形成領域６は主
に基本セル４間或は基本セル４で形成された論理回路間
等を接続する結線用配線が形成されるようになっている
。つまり、基本セル４内配線と同様に、結線用配線は基
本セル４の各ＭＩＳＦＥＴＱｐ、Ｑｎの夫々の電極と他
の基本セル４の夫々の電極とを接続するようになってい
る。配線形成領域６には第１層目の配線形成工程で形成
される列方向に延在する結線用配線と第２層目の配線形
成工程で形成される行方向に延在する結線用配線とが形
成される。この第１層目の配線形成工程、第２層目の配
線形成工程の夫々で形成される結線用配線はコンピュー
タを使用する自動配線システム（ＤＡ）で自動的に配置
されている。また、自動配線システムで自動的に配置で
きない結線用配線は手動にて配置している。

このゲートアレイ方式を採用する半導体集積回路装置１
は、第１図に示すように、少なくとも一部の信号用配線
の両側にそれに沿って遮蔽用電源配線を延在させている
。第１図に示す半導体集積回路装置１は、人出力バッフ
ァ回路（入力バッファ回路）３と基本セル４で形成され
た初段の論理回路（インバータ回路）とが入力信号用配
線７ｃで接続され、この入力信号用配線７Ｃに沿って遮
蔽用電源配線７Ａ及び７Ｂが配置されている。入力信号
用配線７Ｃは、第１層目の配線形成工程で形成され、配
線形成領域６を列方向に延在している。

遮蔽用電源配線７Ａは、主要電源配線８の電源電圧配線
Ｖｃｃに接続され、前記入力信号用配線７Ｃの一側に沿
って延在している。遮蔽用電源配線７Ｂは、主要電源配
線８の基＄電圧配線Ｖｓｓに接続され、前記入力信号用
配線７Ｃの他側に沿って延在している８人力信号用配線
７Ｃと遮蔽用電源配線７Ａ、７Ｂの夫々とは同一導電層
（第１層目の配線形成工程）で形成されている。遮蔽用
電源配線７Ａ、７Ｂの夫々は入力信号用配線７Ｃに対し
て最小配線離隔寸法（最小配線ピッチ）で離隔した位置
に配置されている。

この遮蔽用電源配線７Ａ、７Ｂの夫々はコンピュータを
使用する自動配線システム（ＤＡ）で自動的に配置され
るように、コンピュータのソフトウェアに組込まれてい
る。つまり、自動配線システムは、入力信号用配線７Ｃ
（この配線に限定されないが）の配置パターンが決定さ
れると、その人力信号用配線７Ｃの両側にそれに沿って
遮蔽用電源配線７Ａ、７Ｂの夫々を自動的に配置するよ
うに構成されている。

前記入力信号用配線７Ｃは出力信号用配線７Ｄ、８Ａ及
び７Ｅと交差している（又は近接した位置に延在してい
る場合もある）。出力信号用配線７Ｄ、８Ａ及び７Ｅは
、人出力バッファ回路（出力バッファ回路）３と最終段
の論理回路例えばインバータ回路とを接続している。出
力信号用配線７Ｄ及び７Ｅは第１層目の配線形成工程で
形成されている。出力信号用配線８Ａは第２層目の配線
形成工程で形成されている。出力信号用配線？Ｄ。

７Ｅの夫々とβＡとの接続は図示していない接続孔（第
１図においては・印で示している）を通して行われてい
る。

前記入力信号用配線７Ｃは、必ずしもその延在する全域
の両側に遮蔽用電源配線７Ａ及び７Ｂを配置する必要は
なく、少なくとも出力信号用配線８Ａと交差する部分（
又は他の出力信号用配線が近接する部分）に配置すれば
よい。

また、前記遮蔽用電源配線７Ａ、７Ｂの夫々は入力信号
用配線７Ｃだけでなく、出力信号用配線７Ｄ、８Ａ及び
７Ｅの両側に配置してもよい。また、遮蔽用電源配線７
Ａ、７Ｂの夫々は第１層目の配線形成工程で形成されて
いるが、遮蔽用電源配線は２層目の配線形成工程で形成
してもよい。

また、前記入力信号用配線７Ｃは、両側に電源電圧配線
Ｖｃｃ及び基準電圧配線Ｖｓｓを配置しているが、両側
に電源電圧配線Ｖｃｃを或は両側に基準電圧配線Ｖｓｓ
を配置してもよい。

また、基本セル間や論理回路間を接続する入力信号用配
線や出力信号用配線の両側に遮蔽用電源配線を配置して
もよい。

このように、ゲートアレイ方式を採用する半導体集積回
路装置１において、入力信号用配線７Ｃの両側に入力信
号用配線７Ｃに沿って遮蔽用電源配線７Ａ及び７Ｂを延
在させることにより、前記入力信号用配線７Ｃの周囲に
延在する他の出力信号用配線７Ｄ、８Ａ及び７Ｅの信号
の影響（ノイズ）を前記遮蔽用電源配線７Ａ及び７Ｂで
遮蔽したので、前記入力信号用配線７Ｃの信号にノイズ
がのることを低減し、論理回路の誤動作を防止すること
ができる。この結果、ゲートアレイ方式を採用する半導
体集積回路装置１の電気的信頼性を向上することができ
る。

また、自動配線システムは入力信号用配線７Ｃの両側に
常時遮蔽用電源配線７Ａ及び７Ｂを配置するようにソフ
トウェアが組込まれているので、入力信号用配線７Ｃの
結線パターンが変更された場合においても常時入力信号
用配線７Ｃの両側に遮蔽用電源配線７Ａ及び７Ｂを配置
することができる。

また、遮蔽用電源配線７Ａ、７Ｂの夫々は、入力信号用
配線７Ｃに対して最小配線離隔寸法で離隔した位置に配
置されているので、最つども効率良くしかも最大限に他
の信号用配線からのノイズを低減することができる。

また、遮蔽用電源配線？Ａ、７Ｂの夫々は、入力信号用
配線７Ｃと同一導電層で形成することができるので、遮
蔽用電源配線？Ａ、７Ｂの夫々を形成するための導電層
を製造プロセスに増加することがない。すなわち、ゲー
トアレイ方式を採用する半導体集積回路装置１は、遮蔽
用電源配線７Ａ及び７Ｂを形成する工程に相当する分、
製造工程数を低減することができる。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、３層又はそれ以上の結線用配線層で
形成される。ゲートアレイ方式を採用する半導体集積回
路装置に適用することができる。

また、本発明は、基本セル列間に配線形成領域を設けず
に、全面に基本セルを敷き詰めた敷詰方式のゲートアレ
イ方式を採用する半導体集積回路装置に適用することが
できる。この敷詰方式の場合、論理回路間の基本セル又
は基本セル列は配線形成領域として使用される。

また、本発明は、基本セルをパイポーラトランジスタで
構成するゲートアレイ方式を採用する半導体集積回路装
置に適用してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ゲートアレイ方式を採用する半導体集積回路装置におい
て、論理回路の誤動作を低減することができるので、電
気的信頼性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるゲートアレイ方式を
採用する半導体集積回路装置の基本概略構成を示す要部
拡大平面図、 第２図は、前記半導体集積回路装置のチップレイアウト
図、 第３図は、前記半導体集積回路装置の基本セルの要部平
面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、７，８
・電源配線、７Ａ、７Ｂ・・・遮蔽用電源配線、７ｃ、
７Ｄ、７Ｅ、８Ａ・・・信号用配線、Ｑｐ、Ｑｎ−ＭＩ
Ｓ　ＦＥＴである。

Claims (1)

1. 【特許請求の範囲】 １、基本セル内及び基本セル間に施す配線パターンの変
   更で所定の論理回路を形成するゲートアレイ方式の半導
   体集積回路装置において、前記配線パターンのうちの信
   号用配線の両側に、該信号用配線に沿って遮蔽用電源配
   線を延在させたことを特徴とするゲートアレイ方式の半
   導体集積回路装置。 ２、前記遮蔽用電源配線は前記信号用配線に対して最小
   配線間隔で離隔した位置において延在していることを特
   徴とする特許請求の範囲第１項に記載のゲートアレイ方
   式の半導体集積回路装置。 ３、前記信号用配線とその両側に沿って延在する遮蔽用
   電源配線とは同一導電層で形成されていることを特徴と
   する特許請求の範囲第１項又は第２項に記載のゲートア
   レイ方式の半導体集積回路装置。