JPH0258380A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

ゲートアレイ方式を採用する半導体集積回路装置に適用
して有効な技術に関するものである。

〔従来の技術〕

ゲートアレイ方式を採用する半導体集積回路装置は、規
則的に配列された基本セル内及び基本セル間を複数層の
結線用配線で結線し、所望の論理回路を構成することが
で曇る。また、ゲートアレイ方式を採用する半導体集積
回路装置は、前記結線用配線の結線パターンを変更する
だけで前記以外の種々の論理回路を構成することができ
る。この種の半導体集積回路装置は短期間に多品種のも
のを構成することができる特徴がある。

本発明者が開発中のゲートアレイ方式を採用する半導体
集積回路装置は基本セルを複数の相補型ＭＩ　ＳＦＥＴ
（ＣＭＯ５）で形成している。また。

前記結線用配線は２層のアルミニウム合金配線で形成し
ている。１層目の結線用配線は基本セル内配線及び配線
形成領域を列方向に延在する基本セル間を接続する配線
として形成されている。２層目の結線用配線は配線形成
領域を行方向に延在する基本セル間を接続する配線とし
て形成されている。この結線用配線は１通常、コンピュ
ータを使用する自動配線システム（ＤＡ：Ｄｅｓｉｇｎ
　Ａｕｔｏｍａｔｉｏｎ）で自動的に配置されている。

なお、この種のゲートアレイ方式を採用する半導体集積
回路装置については、例えば特開昭６１−２１０６５５
号公報に記載されている。

〔発明が解決しようとする課題〕

前記ゲートアレイ方式を採用する半導体集積回路装置に
おいては論理回路をレイアウト後に新たに論理回路を追
加する場合が多い、この種の半導体集積回路装置は前述
のように基本セル内又は基本セル間を結線用配線で結線
して論理回路を形成している。、論理回路の出力信号用
配線は、基本セルから配線形成領域まで行方向−に引き
出されているので、２層目の結線用配線で形成している
。このため、論理回路が形成されていない基本セル上を
２層目の結線用配線が密に延在する場合に、出力信号用
配線が形成できないので、この部分の基本セルを使用し
て論理回路を新たに追加することができないという問題
点があった。また、論理回路を無理に追加した場合には
、予じめ延在している２層目の結線用配線は論理回路の
出力信号用配線を迂回する必要があるので、論理回路の
実装率（集積度）が低下するという問題点が生じる。

本発明の目的は、ゲートアレイ方式を採用する半導体集
積回路装置において、実装率を低下することなく、新た
に論理回路を追加することが可能な技術を提供すること
にある。

本発明の他の目的は、製造工程数を増加することなく、
前記目的を達成することが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ゲートアレイ方式の半導体集積回路装置において、基本
セルから配線形成領域に引き出され、かつ前記基本セル
の電極と同一導電層で形成された出力信号用引出配線を
構成する。

〔作　　用〕

上述した手段によれば、配線パターンに対して独立的に
論理回路の出力信号を引き出すことができるので、配線
パターンに制約されず又論理回路の実装率を低下するこ
となく、論理回路を自由に追加することができる。

以下、本発明の構成について、ゲートアレイ方式を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるゲートアレイ方式を採用する半
導体集積回路装置の基本概略構成を第２図（チップレイ
アウト図）で示す。

第２図に示すように、ゲートアレイ方式を採用する半導
体集積回路装置１は平面が方形状のチップ（例えば単結
晶珪素基板）で構成されている。半導体集積回路装置１
は方形状の各辺に沿った最外周部分に複数の外部端子（
ポンディングパッド）２を配置している。この外部端子
２の内側には外部端子２の配列に沿って複数の人出カバ
ソファ回路３が複数されている。

本実施例の半導体集積回路装置１は２層の結線用配線で
論理回路を組んでおり、前記外部端子２は２層目（又は
１層目）の配線形成工程で形成される結線用配線と同一
製造工程で形成されている。

結線用配線はアルミニウム配線又はアルミニウム合金配
線（ＣｕやＳｉが添加されている）で形成されている。

入出力バッファ回路３は１つ（又は複数）の外部端子２
に対応する位置に配置されている。入出力バッファ回路
３はその構成を詳細に示していないが入力バッファ回路
用セル及び出カバソファ回路用セルで構成されている。

入力バッファ回路用セルは例えば相補型ＭＩＳＦＥＴ（
０ＭＯ８）で構成されている。この入力バッファ回路用
セルは配線形成工程で形成された結線用配線で各半導体
素子を結線することにより入力バッファ回路を構成でき
るようになっている。

また、入力バッファ回路用セルは静電気破壊防止回路を
構成できるように保護抵抗素子やクランプ用ＭＩＳＦＥ
Ｔを配置している。出力バッファ回路用セルは相補型Ｍ
ＩＳＦＥＴ又は及びバイポーラトランジスタで構成され
ている。この出力バッファ回路用セルは配線形成工程で
形成された結線用配線で各半導体素子間を結線すること
により出カバソファ回路を構成できるようになっている
。

入力バッファ回路用セル、出カバソファ回路用セルの夫
々の半導体素子間の結線は主に第１層目の配線形成工程
で形成された結線用配線で行われている。人出カバソフ
ァ回路３の上部には図示していないが第２層目の配線形
成工程で形成された電源配線が延在するように構成され
ている。電源配線は電源電圧配ｊｆＡｖｃｃ例えば回路
の動作電圧５［Ｖ］及び基準電圧配線Ｖ。例えば回路の
接地電位ｏ［ｖコで構成されている。

人出力バッファ回路３で囲まれた半導体集積回路装置１
の中央部分は論理回路を形成する論理回路部である。こ
の論理回路部には基本セル４が行列状にかつ規則的に複
数配置されている０列方向に配置された複数の基本セル
４は基本セル列５を形成している。基本セル列５は所定
の間隔をおいて行方向に複数配置されている。基本セル
列５間は基本セル４間（論理回路間）を接続する結線用
配線を形成する配線形成領域（配線チャネル形成領域）
６として使用されている。

前記基本セル４は第３図（要部平面図）に示すように２
つのＰチャネルＭＩＳＦＥＴＱＰ及び２つのｎチャネル
ＭＩＳＦＥＴＱｎで構成されている。

つまり、基本セル４は相補型ＭＩＳＦＥＴ　（０ＭＯ８
）で構成されている。ｐチャネルＭＩＳＦＥＴＱｐはフ
ィールド絶縁膜４Ａで周囲を囲まれた領域内において図
示しないｎ型ウェル領域の主面に形成されている。ｐチ
ャネルＭＩＳＦＥＴＱＰは、主に、ｎ型ウェル領域（チ
ャネル形成領域）。

ゲート絶縁膜、ゲート電極４Ｂ、ソース領域及びドレイ
ン領域である一対のｐ°型半導体領域４ｃで構成されて
いる。同様に、ｎチャネルＭＩＳＦＥＴＱｎはフィール
ド絶縁膜４Ａで周囲を囲まれた領域内において図示しな
いｎ型ウェル領域の主面に形成されている。ｎチャネル
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、主に、ｎ型ウェル
領域（チャネル形成領域）、ゲート絶縁膜、ゲート電極
４Ｂ、ソース領域及びドレイン領域である一対のｎ゛型
半導体領域４Ｄで構成されている。前記ゲート電極４Ｂ
は１例えば多結晶珪素膜、高融点金属膜或は高融点金属
シリサイド膜の単層、又はそれらの複合膜で形成されて
いる。

前記基本セル４の２つのＭＩＳＦＥＴＱｐは、ゲート長
方向に隣接する夫々の一方の半導体領域４Ｃを一体に構
成し、夫々を直列に接続している。

同様に、２つのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、ゲ
ート長方向に隣接する夫々の一方の半導体領域４Ｄを一
体に構成し、夫々を直列に接続している。すなわち。

この基本セル４は２人力ＮＡＮＤゲート回路を構成でき
るようになっている。なお、基本セル４は、前述の２人
力ＮＡＮＤゲート回路に限定されず。

３人力ＮＡＮＤゲート回路、４人力ＮＡＮＤゲート回路
を形成できるように構成してもよい。

この基本セル４には、同第３図に示すように、ｐチャネ
ルＭＩ　５ＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎ
の夫々に沿って、基本セル４の内部から配線形成領域６
まで行方向に延在する出力信号用引出配線４ｂが設けら
れている。この出力信号用引出配線４ｂは前記ゲート電
極４Ｂと同一導電層（同一製造工程）によって形成され
ている。出力信号用引出配、１Ｒ４ｂは論理回路の出方
信号を配線形成領域６まで伝達するように構成されてい
る。

前記基本セル４内は主に第１層目の配線形成工程で形成
される結線用配線によって結線され、この基本セル４は
所定の論理回路又はその一部を構成するようになってい
る。具体的には、結線用配線は、基本セル４の各電極間
つまりゲート電極４Ｂ間、ゲート電極４Ｂと半導体領域
４Ｃ又は４Ｄとの間、半導体領域４Ｃ間、半導体領域４
Ｄ間、又は半導体領域４Ｃと４Ｄとの間を接続するよう
になっている。また、基本セル４上には第１層目の配線
形成工程で形成される電源配線（図示しない）が列方向
（ゲート長方向）に延在するように構成されている。電
源配線はＰチャネルＭＩＳＦＥＴＱｐ上に延在する電源
電圧配線及びｎチャネルＭＩＳＦＥＴＱｎ上に延在する
基準電圧配線で構成されている。また、基本セル４内の
第１層目の結線用配線は、基本セル４で形成された論理
回路の出力部となる電極と出力信号用引出配線４ｂとを
接続するように構成されている。

前記第２図に示す基本セル列５間の配線形成領域６は、
主に基本セル４間、基本セル４で形成された論理回路間
等を接続する結線用配線が形成されるようになっている
。つまり、基本セル４内配線と同様に、結線用配線は基
本セル４の電極と他の基本セル４の電極とを接続するよ
うになっている。配線形成領域６には、第１層目の配線
形成工程で形成される列方向に延在する結線用配線と、
第２層目の配線形成工程で形成される行方向に延在する
結線用配線とが形成される。この第１層目の配線形成工
程、第２層目の配線形成工程の夫々で形成される結線用
配線はコンピュータを使用する自動配線システム（Ｄ　
Ａ）で自動的に配置されている。また、自動配線システ
ムで自動的に配置できない結線用配線は手動にて配置し
ている。

このゲートアレイ方式を採用する半導体集積回路装置１
は、実際に論理回路を形成する場合、第１図（要部概略
平面図）に示すように構成される。

すなわち、所定の基本セル４内のＰチャネルＭＩＳＦＥ
ＴＱｐ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の電極間に
第１層目の結線用配線７を形成し、インバータ回路及び
ＮＯＲ回路を構成する。基本セル４内以外の第１層目の
結線用配線７は同第１図に示すように基本セル４間を接
続するために配線形成領域６を列方向に延在させている
。第２層目の結線用配８８は配線形成領域６を行方向に
及び基本セル４を行方向に横切るように延在させている
。

前記基本セル４に形成された論理回路つまりインバータ
回路、ＮＯＲ回路の夫々の出力信号は、出力信号用引出
配Ｍ４ｂを介在させ、配線形成領域６に延在する結線用
配線７（又は結線用配線８）に接続されている。配線間
の接続は簡略的に・印で示している（実際には接続孔を
通して接続している）、出力信号用引出配線４ｂは、第
１層目の結線用配線７及び第２層目の結線用配線８と異
なる導電層（実際には下層の導電層）で形成されている
ので、結線用配Ｉ！７及び８に対して独立的に延在させ
ることができる。インバータ回路、ＮＯＲ回路の夫々の
入力信号は第１層目の結線用配線７（又は第２層目の結
線用配線８）で直接入力されている。また、入力信号は
、前記出力信号用引出配線４ｂと同様に入力信号用配線
を形成し、この入力信号用配線を介して、各論理回路に
入力させてもよい。

次に、ゲートアレイ方式を採用する半導体集積回路装置
１の具体的な論理回路のレイアウト方法について簡単に
説明する。なお、このレイアウト方法はコンピュータを
使用する自動配線システムにおいて行う作業である。

まず、第４図（論理回路ブロック図）に示すように、イ
ンバータ回路、ＮＡＮＤゲート回路及びＮＯＲ回路を組
合せて論理回路ブロック９を設計する。

次に、第５図（要部概略平面図）に示すように、基本セ
ル４内に結線用配線７、基本セル４間に結線用配線７及
び８を夫々形成し、半導体集積回路装置１に前述の論理
回路ブロック９を個々に形成する０個々に形成された論
理回路ブロック９は。

第６図（論理回路ブロックの組立構成図）に示すように
、半導体集積回路装置１の基本セル４の配列に従って組
立てられる。

ここで、未使用の基本セル４上を第２層目の結線用配Ｉ
Ｉ８が密に行方向に延在する部分において。

この未使用の基本セル４を使用して新たに論理回路１０
を形成（追加）する、論理回路１０は、その出力信号を
第２層目の結線用配線８と異なる導電層の出力信号用引
出配線４ｂで配線形成領域６に引き出しているので、第
２層目の結線用配線８を迂回させることなく簡単に追加
することができる。

このように、ゲートアレイ方式の半導体集積回路装置１
において、基本セル４から配線形成領域６に引き出され
、かつ前記基本セル４の電極（ゲート電極４Ｂ）と同一
導電層で形成された出力信号用引出配線４ｂを構成する
ことにより、特に。

第２層目の結線用配線８の結線パターンに対して独立的
に論理回路の出力信号を引き出すことができるので、第
２層目の結線用腕ｍ８の結線パターンに制約されず又論
理回路の実装率を低下することなく、論理回路を自由に
追加することができる。

また、前記出力信号用引出配ｌ１４ｂは基本セル４のゲ
ート電極４Ｂと同一製造工程で形成することができるの
で、ゲートアレイ方式を採用する半導体集積回路装置１
の製造工程数を増加させることがない。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、３層又はそれ以上の結線用配線層で
形成される、ゲートアレイ方式を採用する半導体集積回
路装置に適用することができる。

また、本発明は、基本セル列間に配線形成領域を設けず
に、全面に基本セルを敷き詰めた敷詰方式のゲートアレ
イ方式を採用する半導体集積回路装置に適用することが
できる。この敷詰方式の場合、論理回路間の基本セル又
は基本セル列を配線形成領域として使用するので１本発
明は、基本セルを構成するＭＩＳＦＥＴのゲート電極を
論理回路の出力信号用引出配線としてそのまま使用する
ことができる。

また、本発明は、前記論理回路の出力信号用引出配線を
基本セルのＭＩＳＦＥＴのソース領域又はドレイン領域
（基本セルの電極）で形成してもよい。

また１本発明は、基本セルをバイポーラトランジスタで
構成するゲートアレイ方式を採用する半導体集積回路装
置に適用してもよい。

また１本発明は、前記出力信号用引出配線を結線用配線
を介在させずに直接基本セルの電極に接続するように構
成してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ゲートアレイ方式を採用する半導体集積回路装置におい
て、論理回路の実装率を低下することなく、Ｓ単に論理
回路を追加することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるゲートアレイ方式を
採用する半導体集積回路装置の基本概略構成を示す要部
概略平面図。 第２図は、前記半導体集積回路装置のチップレイアウト
図。 第３図は、前記半導体集積回路装置の基本セルの要部平
面図、 第４図は、前記半導体集積回路装置に形成される論理回
路ブロック図、 第５図は、前記論理回路ブロックを基本セルに形成した
場合の要部概略平面図、 第６図は、前記論理回路ブロックの組立構成図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
。 ４Ｂ・・・ゲート電極、４Ｃ，４Ｄ・・・半導体領域、
４ｂ・・・出力信号用引出配線、５・・・基本セル列、
６・・・配線形成領域、７，８・・・結線用配線、９・
・・論理回路ブロック、１０・・・論理回路、Ｑ　ｐ　
ｒ　Ｑ　ｎ・・・ＭＩＳＦＥＴである。 ７゜ 第１ 図 ８・・・結線用配線 ／ 第３図 ２メ 第４図 デ 第５図

Claims (1)

1. 【特許請求の範囲】 １、基本セルの各電極間及び基本セルの電極と他の基本
   セルの電極との間を接続する配線パターンの変更で論理
   回路を形成するゲートアレイ方式の半導体集積回路装置
   において、前記基本セルから配線形成領域に引き出され
   、かつ前記基本セルの電極と同一導電層で形成された出
   力信号用引出配線を構成したことを特徴とする半導体集
   積回路装置。 ２、前記出力信号用引出配線は、論理回路の出力信号用
   の配線として使用されていることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ３、前記基本セルは複数のＭＩＳＦＥＴで構成され、前
   記出力信号用引出配線は前記ＭＩＳＦＥＴのゲート電極
   と同一導電層で形成されていることを特徴とする特許請
   求の範囲第１項又は第２項に記載の半導体集積回路装置
   。