JPH0246001A - Impedance matching circuit - Google Patents
Impedance matching circuitInfo
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- JPH0246001A JPH0246001A JP19765888A JP19765888A JPH0246001A JP H0246001 A JPH0246001 A JP H0246001A JP 19765888 A JP19765888 A JP 19765888A JP 19765888 A JP19765888 A JP 19765888A JP H0246001 A JPH0246001 A JP H0246001A
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Abstract
Description
【発明の詳細な説明】
皮呈上曳■且分丘
本発明は増幅器、ミキサー等に用いられるインピーダン
ス整合回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an impedance matching circuit used in amplifiers, mixers, etc.
ｌ米■茨麦
マイクロ波回路においては、増幅器、ミキサー等に用い
られるインピーダンス整合回路として、従来よりストリ
ップ線路（マイクロストリップ線路を含む）を用いたも
のが広く知られている。第６図は、従来のインピーダン
ス整合回路の等価回路図であり、（６１） （６２）は
ストリップ線路より成る伝送線路、 （６３）はストリ
ップ線路より成るスタブ。Ibaramugi In microwave circuits, circuits using strip lines (including microstrip lines) have been widely known as impedance matching circuits used in amplifiers, mixers, etc. FIG. 6 is an equivalent circuit diagram of a conventional impedance matching circuit, in which (61), (62) are transmission lines made of strip lines, and (63) are stubs made of strip lines.
（６４）は電界効果トランジスタ（以下ｒＦＥＴ、とい
う）である、このインピーダンス整合回路は、Ａ点の人
力インピーダンスＺ１を０点より伝送線路（６２）側を
見たインピーダンスＺＩ°に変換し、Ｆ已Ｔ （６４）
の入力インピーダンスＺＦに整合させるものである。(64) is a field effect transistor (hereinafter referred to as rFET). This impedance matching circuit converts the human input impedance Z1 at point A to the impedance ZI° when looking at the transmission line (62) side from point 0, and T (64)
This is to match the input impedance ZF of the input impedance ZF.
が ゛ しようとする課
従来のインピーダンス整合回路は上記第６図に示すよう
に構成されているため、ストリップ線路より成る伝送線
路（６１） （６２）及びスタブ（６３）の基板誘電率
、基板厚、線路幅、線路長等による特性のバラツキによ
り、第６図の０点のインピーダンスｚ１゛がバラツキ、
また、Ｆ Ｅ Ｔ （６４）のバラツキによりＦ Ｅ
Ｔ （６４）の入力インピーダンスＺＦもばらつく。Since the conventional impedance matching circuit is configured as shown in Fig. 6 above, the substrate dielectric constant and substrate thickness of the transmission lines (61) (62) and the stub (63) consisting of strip lines are , due to variations in characteristics due to line width, line length, etc., the impedance z1゛ at the 0 point in Figure 6 varies,
Also, due to the variation in F E T (64), F E
The input impedance ZF of T (64) also varies.
従って、第６図の０点におけるインピーダンスＺ、ｌと
Ｆ Ｅ Ｔ （６４）の入力インピーダンスを常に最適
状態に整合させることは困難であり、面倒な調整機構が
不可欠であった。Therefore, it is difficult to always optimally match the impedance Z, l at the 0 point in FIG. 6 with the input impedance of FET (64), and a complicated adjustment mechanism is essential.
本発明は、斯る問題点を解決するためになされたもので
あり、第６図の０点におけるインピーダンスＺ１゛を簡
単に調整できるようにして、ＦＥＴ（６４）の入力イン
ピーダンスＺ、との整合を最適にすることができるよう
にしたものである。The present invention was made to solve this problem, and it is possible to easily adjust the impedance Z1' at the 0 point in FIG. 6, and to match the input impedance Z of the FET (64). It is designed so that it can be optimized.
ｉ ”° るための
本発明ではストリップ線路により伝送線路及びスタブを
構成し、該スタブの一端を上記伝送線路に接続し、他端
に可変容量素子を直列に接続するように構成している。In the present invention, a transmission line and a stub are constructed by strip lines, one end of the stub is connected to the transmission line, and a variable capacitance element is connected in series to the other end.
作−尻
従って、スタブの一端に接続した可変容量素子の容量を
調整すればインピーダンス整合回路の出力インピーダン
スを簡単に調整することができ、次段に接続する回路と
のインピーダンスの整合を最適のものにすることができ
る。Therefore, by adjusting the capacitance of the variable capacitance element connected to one end of the stub, the output impedance of the impedance matching circuit can be easily adjusted, and the impedance matching with the circuit connected to the next stage can be optimized. It can be done.
叉ＪＪｔ 第１図は、本発明の実施例の等価回路図である。叉JJt FIG. 1 is an equivalent circuit diagram of an embodiment of the present invention.
図において、（１）及び（２）はストリップ線路より成
る伝送線路であり、（３）はストリップ線路より成るス
タブであって該スタブ（３）の一端は上記伝送線路（１
）及び（２）に接続され、他端は一端が接地された可変
容量素子（５）に接続される。（４）は、伝送線路（２
）に接続された負荷側のＦＥＴである。In the figure, (1) and (2) are transmission lines made of strip lines, and (3) is a stub made of strip lines, and one end of the stub (3) is the transmission line (1).
) and (2), and the other end is connected to a variable capacitance element (5) whose one end is grounded. (4) is the transmission line (2
) is the load-side FET connected to
−ａに第２図に示すように、インピーダンスＺ、の負荷
（１１）が接続された伝送線路（１２）の入力インピー
ダンスＺ Ｉｎは次式で表わされる。As shown in FIG. 2 at -a, the input impedance Z In of the transmission line (12) to which the load (11) of impedance Z is connected is expressed by the following equation.
Ｚｉｎ＝２６（ＺＬ＋ ｊＺｏｔａｎθ）／（Ｚｏ十ｊ
Ｚｌｔａｎθ）ただし、Ｚｏは伝送線路（１２）の特
性インピーダンス、θは伝送線路（１２）
の位相角、ＺＬは負荷（１１）の特
性インピーダンスである。Zin=26(ZL+jZotanθ)/(Zo
Zltan θ) However, Zo is the characteristic impedance of the transmission line (12), θ is the phase angle of the transmission line (12), and ZL is the characteristic impedance of the load (11).
これは第１図のストリップ線路（３）及び容量Ｃｘの可
変容量素子（５）の回路に相当する。即ち、第２図の伝
送線路（１２）は第１図のスタブ（３）に、第２図の負
荷（１１）は第１図の可変容量素子（５） （Ｚ Ｌ、
１
＝−Ｊ。ｏＸただしωは角周波数）に、第２図の入力イ
ンピーダンスＺ ｉｎは、第１図に示すＢ点でのインピ
ーダンスＺ ｉ＋＋に夫々相当する。This corresponds to the circuit of the strip line (3) and the variable capacitance element (5) of capacitance Cx in FIG. That is, the transmission line (12) in FIG. 2 is connected to the stub (3) in FIG. 1, and the load (11) in FIG. 2 is connected to the variable capacitance element (5) (Z L,
1 = -J. oX (where ω is the angular frequency), the input impedance Z in in FIG. 2 corresponds to the impedance Z i++ at point B shown in FIG. 1, respectively.
従って、可変容量素子（５）を調整して、その容量Ｃ８
を変化させれば第１図に示すＢ点のインピーダンスＺ
ｉｎが変化し、その結果Ｃ点におけるインピーダンスＺ
Ｉ°を変化させることができ、次段のＦ Ｅ Ｔ （４
）の入力インピーダンスｚＦと最適に結合させることが
できる。Therefore, by adjusting the variable capacitance element (5), its capacitance C8
If you change the impedance Z at point B shown in Figure 1,
in changes, and as a result, the impedance Z at point C
I° can be changed, and the next stage F E T (4
) can be optimally coupled with the input impedance zF.
第３図は、本発明の第１の実施例を示す図であり、（ａ
）は平面図、（ｂ）は断面図である。第１図に対応する
部分は同一符号で示す。FIG. 3 is a diagram showing the first embodiment of the present invention, (a
) is a plan view, and (b) is a sectional view. Portions corresponding to those in FIG. 1 are designated by the same reference numerals.
ストリップ線路で構成したスタブ（３）の一端は伝送線
路（１） （２）に接続し、スタブ（３）の他端に可変
容量素子（５）を接続する。（７）はスタブ（３）の一
端部上面を覆って形成したＳ ｔ Ｎ Ｘ等の誘電体で
あり、該誘電体（７）の上面にメタルより成る電極（６
）を形成し、スタブ（３）の導体、誘電体（７）及び電
極（６）でスタブ（３）の端部に平行平板容量の可変容
量素子（５）を形成する。（８）は電極（６）のトリミ
ング箇所であり、（９）は半絶縁性基板、（１０）は接
地導体である。One end of the stub (3) made up of a strip line is connected to the transmission lines (1) and (2), and the other end of the stub (3) is connected to the variable capacitance element (5). (7) is a dielectric material such as S t N
), and a parallel plate capacitance variable capacitance element (5) is formed at the end of the stub (3) using the conductor, dielectric (7) and electrode (6) of the stub (3). (8) is the trimming location of the electrode (6), (9) is the semi-insulating substrate, and (10) is the ground conductor.
従って、可変容量素子（５）の上部電極（６）のトリミ
ング箇所（８）を電子ビーム等でトリミングして電極（
６）の面積を変化させれば、可変容量素子（５）の容量
ＣＩが変化し、その結果、第１図に示すＢ点でのインピ
ーダンスＺｉｎが変化して、０点でのインピーダンスＺ
Ｉ゛も変化する。即ち、電極（６）の面積をトリミング
により調整すれば、０点のインピーダンスＺ盲゛を次段
のＦ Ｅ Ｔ （４）の人力インピーダンスＺＦに最適
に整合させることができる。Therefore, the trimming point (8) of the upper electrode (6) of the variable capacitance element (5) is trimmed with an electron beam or the like, and the electrode (
6), the capacitance CI of the variable capacitance element (5) changes, and as a result, the impedance Zin at point B shown in FIG. 1 changes, and the impedance Z at point 0 changes.
I゛ also changes. That is, by adjusting the area of the electrode (6) by trimming, it is possible to optimally match the impedance Z blind at the 0 point to the manual impedance ZF of the next stage FET (4).
第４図は、本発明の第２の実施例を示す図であり、（ａ
）は平面図、（ｂ）は断面図である。第１図に対応する
部分は同一符号で示す。FIG. 4 is a diagram showing a second embodiment of the present invention, (a
) is a plan view, and (b) is a sectional view. Portions corresponding to those in FIG. 1 are designated by the same reference numerals.
図において、（１）及び（２）は伝送線路であり、（３
）はスタブであって、該スタブの延長上にスタブ（３）
と離間してメタルより成る下部電極（１３）を形成す
る。そして、スタブ（３）の一端部上面と、上記下部電
極（１３）上に連続してＳえＮ、等のｇ電体（７”）を
形成し、該誘電体（７”）の上面にスタブ（３）の一端
上面と下部電極（１３）の上面にまで延在するようにメ
タルより成る電極（６”）を形成する。従って、スタブ
（３）の一端部、誘電体（７”）及び電極（６゛）で容
量Ｃ□の第１の可変容量素子（５ａ）が、また、電極（
６’）、誘電体（７°）及び下部電極（１３）で容量Ｃ
１Ｉｋの第２の可変容量素子（５ｂ）が形成され、この
第１及び第２の可変容量素子（５ａ） （５ｂ）がスタ
ブ（３）の一端部に直列に接続される形になる０図中（
８゛）は電極（６°）のトリミング箇所であり、（９°
）は半絶縁性基板、（１０’）は接地導体である。In the figure, (1) and (2) are transmission lines, and (3
) is a stub, and the stub (3) is an extension of the stub.
A lower electrode (13) made of metal is formed spaced apart from the lower electrode (13). Then, a g-electric body (7”) such as SEN is continuously formed on the upper surface of one end of the stub (3) and the lower electrode (13), and on the upper surface of the dielectric (7”). An electrode (6") made of metal is formed so as to extend to the upper surface of one end of the stub (3) and the upper surface of the lower electrode (13). Therefore, one end of the stub (3) and the dielectric (7") are formed. The first variable capacitance element (5a) with a capacitance C□ is connected to the electrode (6゛) and the electrode (6゛) is
6'), the capacitance C at the dielectric (7°) and the lower electrode (13)
A second variable capacitance element (5b) of 1Ik is formed, and the first and second variable capacitance elements (5a) (5b) are connected in series to one end of the stub (3). During(
8゛) is the trimming point of the electrode (6°), and (9°) is the trimming point of the electrode (6°).
) is a semi-insulating substrate, and (10') is a ground conductor.
従って、可変容量素子（５ａ） （５ｂ）の電極（６°
）のトリミング箇所（８’）（８’）を電子ビーム等で
トリミングすれば、第１の実施例と同様にして可変容量
素子（５）の容量を変化させ第１図に示す０点のインピ
ーダンスＺ、”を次段のＦ Ｅ Ｔ （４）の人力イン
ピーダンスＺＦに最適に整合させることができる。Therefore, the electrodes (6°
) by trimming the trimming points (8') (8') with an electron beam or the like, the capacitance of the variable capacitance element (5) is changed in the same manner as in the first embodiment, and the impedance at the 0 point shown in Fig. 1 is obtained. Z," can be optimally matched to the human power impedance ZF of the next stage FET (4).
この場合、第１の実施例に比べ２箇所のトリミングを必
要とするが、第１図に示す可変容量素子（５）の微調整
が行い易くなる。In this case, trimming is required at two locations compared to the first embodiment, but fine adjustment of the variable capacitance element (5) shown in FIG. 1 becomes easier.
第５図は本発明の第３の実施例の平面図であり、第１図
に対応する部分は同一符号で示す。FIG. 5 is a plan view of a third embodiment of the present invention, and parts corresponding to those in FIG. 1 are designated by the same reference numerals.
伝送線路（１）及び（２）、スタブ（３）、 Ｆ ＥＴ
（４）の構成は上記第１及び第２の実施例と同様である
が可変容量素子（５）をインターデイジットタイプにし
たものである。即ち、スタブ（３）の端部に節形の電極
（１３）を形成しこれに対向して節形の電極（１４）を
形成する。そして対向する節形の画電極（１３）（１４
）間で可変容量素子（５）を構成する０図中（８”）は
上記電極のトリミング箇所である。Transmission lines (1) and (2), stub (3), FET
The structure of (4) is the same as that of the first and second embodiments, but the variable capacitance element (5) is of an interdigit type. That is, a node-shaped electrode (13) is formed at the end of the stub (3), and a node-shaped electrode (14) is formed opposite thereto. And opposing node-shaped picture electrodes (13) (14)
) constitutes a variable capacitance element (5) 0 In the figure, (8'') is the trimming location of the above electrode.
従って可変容量素子（５）の電極（１３）或いは（１４
）のトリミング箇所（８＃）を電子ビーム等でトリミン
グすれば、上記第１及び第２の実施例と同様にして可変
容量素子（５）の容量を変化させ第１図に示す０点のイ
ンピーダンスＺＩ°を次段のＦ Ｅ Ｔ （４）の入力
インピーダンスＺＦに最適に整合させることができる。Therefore, the electrode (13) or (14) of the variable capacitance element (5)
) by trimming the trimming point (8#) with an electron beam or the like, the capacitance of the variable capacitance element (5) is changed in the same way as in the first and second embodiments, and the impedance at the 0 point shown in FIG. ZI° can be optimally matched to the input impedance ZF of the next stage FET (4).
この場合、可変容量素子（５）としてインターデイジッ
トタイプを用いているので上記第１及び第２の実施例に
比べ、容量値の正確なものを提供することができる。In this case, since an interdigit type is used as the variable capacitance element (5), a more accurate capacitance value can be provided than in the first and second embodiments.
１里食カ来
本発明のインピーダンス整合回路は、上述するように出
力インピーダンスの調整が可能であるため、増幅器、ミ
キサー等に適用した場合、基板誘電率、基板厚、線路幅
、線路長、負荷のインピーダンス等のバラツキにもかか
わらず、インピーダンス整合回路の出力インピーダンス
と負荷の入力インピーダンスを常に最適に整合させるこ
とができる。Since the impedance matching circuit of the present invention can adjust the output impedance as described above, when applied to amplifiers, mixers, etc., the impedance matching circuit of the present invention can Despite variations in impedance, etc., the output impedance of the impedance matching circuit and the input impedance of the load can always be optimally matched.
第１図°は本発明のインピーダンス整合回路の等価回路
図、第２図は第１図の動作を説明するための図、第３図
は本発明の第１の実施例を示し、（ａ）は平面図、（ｂ
）は断面図である。第４図は本発明の第２の実施例を示
し、（、ｉ）は平面図、（ｂ）は断面図であり、第５図
は本発明の第３の実施例の平面図、第６図は従来のイン
ピーダンス整合回路の等価回路図である。
（１） （２）・・−伝送線路、（３）−・−スタブ。
（５） −可変容量素子。
第１図
第Fig. 1 is an equivalent circuit diagram of the impedance matching circuit of the present invention, Fig. 2 is a diagram for explaining the operation of Fig. 1, and Fig. 3 shows the first embodiment of the present invention. is a plan view, (b
) is a cross-sectional view. FIG. 4 shows a second embodiment of the present invention, (, i) is a plan view, (b) is a sectional view, and FIG. 5 is a plan view of the third embodiment of the present invention, and FIG. The figure is an equivalent circuit diagram of a conventional impedance matching circuit. (1) (2)...-transmission line, (3)--stub. (5) -Variable capacitance element. Figure 1
Claims (1)
ップ線路で構成した伝送線路を接続し、上記スタブの他
端に可変容量素子を該スタブと直列に接続したことを特
徴とするインピーダンス整合回路。(1) An impedance matching circuit characterized in that a transmission line composed of a strip line is connected to one end of a stub composed of a strip line, and a variable capacitance element is connected in series with the stub at the other end of the stub.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19765888A JPH0246001A (en) | 1988-08-08 | 1988-08-08 | Impedance matching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19765888A JPH0246001A (en) | 1988-08-08 | 1988-08-08 | Impedance matching circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246001A true JPH0246001A (en) | 1990-02-15 |
Family
ID=16378166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19765888A Pending JPH0246001A (en) | 1988-08-08 | 1988-08-08 | Impedance matching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246001A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04207201A (en) * | 1990-11-28 | 1992-07-29 | Mitsubishi Electric Corp | Monolithic integrated circuit |
| JPH04234203A (en) * | 1990-12-28 | 1992-08-21 | Fujitsu General Ltd | Connection device for flat antenna and BS converter |
| JPH0575370A (en) * | 1990-05-04 | 1993-03-26 | Internatl Business Mach Corp <Ibm> | Method and apparatus for suppressing electric interference from electric circuit |
| US5384558A (en) * | 1993-05-31 | 1995-01-24 | Nec Corporation | Radio-frequency integrated circuit device having adjustable matching circuit |
| US5467063A (en) * | 1993-09-21 | 1995-11-14 | Hughes Aircraft Company | Adjustable microwave power divider |
| JP2008005146A (en) * | 2006-06-21 | 2008-01-10 | Nec Electronics Corp | Microwave matching circuit and reactance value adjustment method |
-
1988
- 1988-08-08 JP JP19765888A patent/JPH0246001A/en active Pending
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| JPH0575370A (en) * | 1990-05-04 | 1993-03-26 | Internatl Business Mach Corp <Ibm> | Method and apparatus for suppressing electric interference from electric circuit |
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