JPH0246074A - フィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はフィルタ回路に係り、特に有効な信号が特定
の期間に間欠的に存在する入力信号に対してフィルタ処
理を行なうフィルタ回路に関する。

（従来の技術） ＶＴＲにおける映像信号の記録方式の一つとして、１フ
イ一ルド分の映像信号を複数チャネルのトラックに分１
割して記録する多チヤネル分割記録方式がある。このよ
うな記録方式を用いた場合、チャネル間のレベル、ゲイ
ン、直線性等の特性差による画質劣化が問題となる。こ
の画質劣化を補正する回路として、Ｄｙｎａｓｔｉｃ　
Ｌｅｖｅｌ＆ＬＩｎｅａｒｌＬｙＣｏｒｒｅｃＬｏｒ回
路（以下、ＤＬＣ回路という）が知られている。

このＤＬＣ回路では例えばＮａｔｉｏｎａｌ　Ｔｅｃｈ
ｎｉｃａｌＲｏｐｏｒｔ　Ｖｏｌ、３２　Ｎｏ、４　Ａ
ｕｇ、１９８ＢのＰ、４２５〜４２Ｂ　に記載されてい
るように、映像信号の垂直プランキング期間に１水平走
査期間内で映像信号の黒レベルから白レベルまでをカバ
ーする基準ランプ信号を挿入して記録する。この基準ラ
ンプ信号は例えば映像信号の量子化ビット数が８ビツト
の場合、０から２５５までの２５０ステツプのスロープ
を有するディジタル信号である。再生された基準ランプ
信号（以下、再生ランプ信号という）の時間軸上の位置
に対応する記録時のレベルは分っているので、再生ラン
プ信号が受けている歪を補正するような変換を再生映像
信号に施せば、チャネル間の特性差に起因する画質劣化
が補正される。

このようなりＬＣ回路では、Ｓ／Ｎ改善のために再生ラ
ンプ信号を数フィールドにわたって加算平均し、さらに
スムージングフィルタによって処理する。スムージング
フィルタは一種のローパスフィルタであり、かなり急峻
な特性のものが使用される。このスムージングフィルタ
のステップ応答を第３図に示す。同図に示すように、ス
ムージングフィルタの出力は入力がステップ状に変化し
た点を中心にリンギングを生ずる。

ＤＬＣ回路で使用される基準ランプ信号は第４図（ａ）
に示すような波形であり、ランプ部分であるｔ１〜ｔ２
の期間のスロープ部のレベルは１量子化ステツプの単位
で増加する。この場合、第３図に示したようなリンギン
グの影響は１量子化ステツプ以ドとなって現われないは
ずである。もし＋Ｊｊ生ランプ信号のスロープ上にリン
ギングを発生させるほどのステップ状の変化があった場
合には、ドロップアウト検出、Ｓ／Ｎ判定等によってそ
れが検出され、その再生ランプ信号はＤＬＣ回路での補
正変換用データとしての使用を拒否される。

ところで、ＤＬＣ回路において再生ランプ信号の加算平
均を打なう回路にはＲＡＭが使用される。

このＲＡＭとして再生ランプ信号のスロープ部のみを記
憶できる容量のものを用い、スロープ部以外の部分の値
をゼロとした場合、加算平均部からスムージングフィル
タに導かれる信号は第４図（ｂ）に示すような波形とな
り、スロープ部の終了点ｔ２で急激に立下る波形となる
。従って、スムージングフィルタの出力波形は第４図（
ｄ）のようになり、スロープ部の終了点ｔ２においてリ
ンギングが発生し、その影響はスロープ部の後縁にまで
及ぶ。このようなにスムージングフィルタの出力信号に
リンギングが生じると、ＤＬＣ回路の補正変換が正しく
行なわれなくなるという問題がある。

再生ランプ信号のスロープ部の終了点ｔ２でスムージン
グフィルタの出力波形にリンギングが生じるのを防止す
るためには、フィルタ前段の加算平均部で再生ランプ信
号をスロープ部の前後の部分をも含めて加算平均すれば
よいが、それに伴ない加算平均部のＲＡＭ容量が増大し
てしまう。すなわち、ランプ信号のスロープ部のデータ
数は通常２のべき東側（例えば量子化ビット数が８ビツ
トの場合２８−２５６個、９ビツトなら２９−５１２個
）であり、ＲＡＭの構成上非常に切れの良い数値に選ば
れる。加算平均部でスロープ部の前後の部分を含めて加
算平均を行なうということは、スロープ部の前後の部分
の僅かなデータロの追加のために、ＲＡＭとしてはその
構造上、スロープ部のみを加算平均する場合に必要なＲ
ＡＭの２倍の容量のものを使用することになり、またＲ
ＡＭアドレスカウンタも増大するという結果となる。

一方、記録・再生時に映像信号にＤＣオフセットを生じ
ている場合には、スムージングフィルタに入力される信
号は第４図（Ｃ）のような波形となり、スムージングフ
ィルタの出力信号は第４図（ｅ）・のような波形となっ
て、スロープ部の開始点ｔｌにおいてもリンギングが生
じる。

（発明が解決しようとする課題） このように従来の技術では、特定の期間にランプ信号の
スロープ部のような有効な信号が間欠的に存在する入力
信号を急峻な特性のフィルタによって処理する場合、有
効な信号のみをフィルタに入力したり、フィルタの入力
信号にＤＣオフセットが含まれていることにより、フィ
ルタの入力信号に変化量の大きいステップ状変化がある
と、フィルタの出力信号にリンギングが発生するという
問題がある。

また、自゛効な信号の前後を含めた信号をフィル夕に入
力するようにすると、ＲＡＭを用いた加算平均部の回路
規模が増大し、集積化に不利となるという問題があった
。

本発明は特定の期間に間欠的に存在する有効信号のみが
入力され、また入力信号にオフセットがある場合のよう
に、入力信号の有効信号期間の前後で会化量の大きいス
テップ状変化がある場合でも、出力信号にリンギングが
発生しないフィルタ回路を提供することを目的とする。

〔発明の構成］ （課題を解決するための手段） 本発明に係るフィルタ回路では、入力信号の有効信号の
開始点の値を記憶してその記憶値を少なくともぎ効信号
の存在期間中出力し、他の期間中は入力信号をそのまま
出力する第１の記憶手段と、この第１の記憶手段の出力
信号を入力信号から減算する減算手段、及び減算手段の
出力信号における有効信号の終了点の値を記憶してその
記憶値を所定期間出力し、少なくとも入力信号の有効信
号の存在期間中は減算手段の出力信号をそのまま出力す
るＴＳ２の記憶手段を介して、フィルタに入力信号が供
給される。さらに、フィルタの出力伝号と第１の記憶手
段の出力信号とを加算する加算手段が設けられ、この加
算手段の出力信号が最終出力として取出される。

（作用） 第１の記憶手段の記憶値は入力信号のＤＣオフセット分
に対応するから、このＤＣオフセット分を入力信号から
減算してフィルタ入力端でのＤＣオフセットを除去し、
またフィルタの出力に第１の記憶手段から出力されるＤ
Ｃオフセット分を再び加算すれば、ＤＣオフセットに起
因するフィルタの入力のステップ状変化によるリンギン
グの発生が回避される。

−ｂ１第２の記憶手段によって有効信号の終了点の値を
記憶してフィルタに入力することにより、この終了点で
のリンギングの影響は有効信号の存在期間以降に移動し
、フィルタの出力には現われない。

このように本発明のフィルタ回路では、入力信号が間欠
的に存在する有効信号のみであって、またＤＣオフセッ
トを含んでいる場合でも、出力信号には入力信号の有効
信号の開始点及び終了点のステップ状変化に起因するリ
ンギングが生じない。

（実施例） 以ド、本発明の実施例を図面を参照して説明する。第１
図は本発明の一実施例に係るフィルタ回路を示すブロッ
ク図であり、第２図は第１図の各部の信号波形図である
。

第１図において、入力端子１には例えば８ビット程度に
量子化されたディジタル入力信号Ｓｔが入力される。こ
の入力信号Ｓｌは、例えば第４図に示したランプ信号を
Ａ／Ｄ変換器によりディジタル信号に変換した後、スロ
ープ部のデータ数と同一ビット数（例えば２５６ビツト
）のＲＡＭを用いた加算平均部によって処理することに
より得られたディジタル信号であり、例えば第２図に示
すような、有効信号としてスロープ部のみが間欠的に存
在し、且つＤＣオフセットを有するランプ信号に対応し
たディジタル信号である。

この入力信号Ｓ１はセレクタ２とラッチ３からなる第１
の記憶回路４におけるセレクタ２の一方の入力端に導か
れる。。セレクタ２の出力信号はラッチ３に導かれ、ラ
ッチ３の出力信号Ｓｊはセレクタ２の他方の入力端に導
かれる。セレクタ２は制御回路１０から供給されるセレ
クト信号５ＥＬＬに基づいて、２つの入力信号Ｓｉ、Ｓ
ｊのいずれ゛か一方を選択的に出力する。

入力伝号ＳＩはラッチ５にも入力され、このラッチ５の
出力信号Ｓｉｄは減算器６の一方の入力端に導かれる。

減算器６の他方の入力端には、第１の記憶回路４の出力
信号Ｓｊが導かれる。ラッチ５は第１の記憶回路４内の
ラッチ３による遅延時間を補償し、減算器６の両入力信
号Ｓｉｄ、Ｓｊのタイミングを合わせるためのものであ
る。

減算器６の出力信号Ｓｋ　　（＝Ｓｌｄ−Ｓｊ）は、セ
レクタ７とラッチ８からなる第２の記憶回路９における
セレクタ７の一方の入力端に導かれる。

セレクタ７の出力信号はラッチ８に導かれ、ラッチ８の
出力信号Ｓｍはセレクタ７の他方の入力端に導かれる。

セレクタ７は制御回路１０から供給されるセレクト信号
ＳＥＩ、２に基づいて、２つの入力信号Ｓｋ、Ｓｏ＋の
いずれか一方を選択的に出力する。

第１の記憶回路９の出力信号ＳＩｌは、フィルタ１１に
導かれる。このフィルタ１１は前述した公知文献等に記
載されているディジタルフィルタからなるローパスフィ
ルタであり、入力信号Ｓｍはラッチ１２〜１５よりなる
シフトレジスタにより遅延される。ラッチ１２の入力信
号ＳｒＡとう・ンチ１５の出力信号は加算器１６により
加算され、さらに乗算器１８によってタップ係数「−３
」が乗じられた後、加算器２１の一方の入力端に導かれ
る。

ラッチ１２の出力信号とラッチ１４の出力信号は加算器
１７により加算され、さらに乗算器１９によってタップ
係数「１２」が乗じられた後、加算器２１の他方の入力
端に導かれる。またう・ソチ１３の出力信号は乗算器２
０によってタップ係数「１７」が乗じられた後、加算器
２２によって加算器２１の出力信号と加算される。加算
器２２の出力信号は除算器２３によってｒ　ｌ／３５Ｊ
倍され、フィルタ１１の出力ｔ、＜号Ｓｎとなる。この
フィルタ回路１１の周波数特性は、次式で表わされる。

−３（Ｚ−”　＋　２２　）１ このフィルタ１１の出力信号Ｓｎは、加算器２４の一方
の入力端に導かれる。また、第１の記憶回路４の出力信
号Ｓｊは、ラッチ２５〜２７により減算器６からフィル
タ１１の主タップ（この例ではラッチ１３の出力端）ま
でのラッチ８１２．１３による遅延分だけ遅延された後
、加算器２４の他方の入力端に導かれる。

なお、制御回路１０は例えば入力信号Ｓｌに含まれる同
期信号に基づいてスロープ部の開始点ｔｌ及び終了点ｔ
２を検知し、それに基づいてセレクト信号５ＥＬＩ　、
Ｓｒ：Ｌ２を発生する。また、第１図におけるラッチ３
，５，８．１２〜１５．２５〜２７の各々は、扱うディ
ジタル信号のビット数と同数のＤタイプ・フリップフロ
ップによって構成される。

次に、第１図のフィルタ回路の動作を説明する。

第１の記憶回路４におけるセレクタ２は、制御回路１０
からのセレクタ信号５ＥＬＬによって、入力信号Ｓｉの
スロー、ブ部の開始点ｔ１以前までは入力信号ＳＩを選
択する状態にあり、入力信号Ｓ＋は第１の記憶回路４か
らそのまま出力される。そして、入力信号Ｓ１のスロー
プ部の開始点ｔｌのタイミングで、セレクタ２がラッチ
３の出力信号を選択する状態に切換わることにより、ｔ
ｌでの入力信号Ｓｉの値をラッチ３で記憶し、以後スロ
ープ部の終了点ｔ２のタイミングまでその状態を維持し
て記憶値を出力し続ける。このｔ１〜ｔ２の期間におけ
る第１の記憶回路４の出力信号Ｓｊの値は、入力信号Ｓ
ＬのＤＣオフセット分に対応している。従って、減算器
６の出力信号５ｋ−Ｓ　ｉｄ　−Ｓ　ｊにおいては、Ｄ
Ｃオフセット分が除去される。

一方、第２の記憶回路９におけるセレクタ７は、制御回
路１０からのセレクタ信号５ＩＥＬ２によって、少なく
とも入力信号Ｓｉのスロープ部の開始点ｔｌから終ｒ点
ｔ２までは減算器６の出力信号Ｓｋを選択する状態にあ
り、信号Ｓｋは第２の記憶回路９からそのまま出力され
るので、フィルタ１１にはＬ記のようにＤＣオフセット
が除去された信号が入力される。そして、入力信号Ｓｔ
のスロープ部の終了点ｔ２のタイミングで、セレクタ７
がラッチ８の出力信号Ｓｍを選択する状態に切換わるこ
とにより、ｔ２での減算器６の出力信号Ｓｋの値をラッ
チ８で記憶し、以後スロープ部の終了点ｔ２より所定期
間その状態を維持して記憶値を出力し続ける。これによ
り第２の記憶回路９の出力信号５Ｉ１１はスロープ部の
終了点ｔ２以後も一定値を保つので、スロープ部の終了
点ｔ２においてフィルタ１１の出力にリンギングが生じ
ることはない。なお、セレクト信号５ＩＥＬ２によって
セレクタ７がラッチ８出力信号Ｓ１１を選択する状態に
ある期間、すなわち第２の記憶回路９がスロープ部終了
点【２における減算器６の出力信号Ｓｋの値を出力し続
ける期間の時間長は、フィルタ１１の出力信号Ｓｎにお
けるスロープ部以降のりンギングの影響がスロープ部に
まで及ばないように十分長く選ばれる。

フィルタ１１の出力信号Ｓｎにおいては第２図に示すよ
うにリンギングが無いが、また入力信号Ｓｉに存在して
いたＤＣオフセットがスロープ部で失われている。そこ
で、加算器２４においてフィルタ］１の出力信号Ｓｎに
、スロープ部の期間ｔ１〜ｔ２に入力信号Ｓ１のＤＣオ
フセット分を出力する第１の記憶回路４の出力信号Ｓｊ
を加算することにより、リンギングが無く、しかもＤＣ
オフセットを釘したフィルタ処理後の出力信号Ｓｏが１
４られる。

本発明は上記実施例に限定されるものではなく、例えば
実施例では第１及び第２の記憶回路としてセレクタとラ
ッチの組合せによるものを示したが、ラッチ動作（記憶
動作）と入力信号をそのまま出力する動作とを選択的に
とることができるデータラッチを用いてもよい。このよ
うな機能を持つデクラッチはトランスペアレントＤラッ
チとして知られている。また、より簡単には第１及び第
２の記憶回路として１１１なるＤフリップフロップから
なるラッチを用い、常時は比較的周期の短いクロックを
Ｄフリップフロップによるラッチに供給することにより
、実質的に入力信号をそのまま出力するようにし、記憶
する必要にある時だけクロックを停止するようにしても
よい。

してもよい。

また、実施例ではランプ信号が間欠的に存在する入力信
号を対象にしたが、これはあ（まで−例に過ぎず、本発
明は有効な信号が間欠的に存在するような入力信号に対
してフィルタ処理を行なうフィルタ回路全てについて適
用が可能である。

さらに、フィルタの部分は第１図に示した構成に限られ
ず、ステップ応答においてリンギングが発生ずるような
フィルタであれば全て本発明は有効である。

［発明の効果］ 本発明によれば、入力信号中の９効信号の開始点の値を
第１の記憶手段により記憶保持して入力信号のＤＣオフ
セットを検出し、これを入力信号から減算した後フィル
タに入力することで、フィルタ入力端でのＤＣオフセッ
トを除去し、さらにフィルタの出力に第１の記憶手段か
ら出力されるＤＣオフセット分を再び加算することによ
って、ＤＣオフセットに起因するフィルタの入力のステ
ップ状変化によるリンギングの発生を回避することがで
きる。また、第２の記憶手段によって入力信号中のａ効
信号の終了点の値を記憶保持してフィルタに入力するこ
とにより、この終了点でのリンギングの影響が何効信号
の存在期間内に現われないようにすることができる。

従って、本発明のフィルタ回路では、入力信号が間欠的
に存在する有効信号のみであって、またＤＣオフセット
を含んでいても、出力信号には入力信号の有効信号の開
始点及び終了点のステップ状変化に起因するリンギング
が生じないから、良好なフィルタ処理がｉｉＪ能となる
。しかも、フィルタ回路の前段に加算平均部を設ける場
合、加算平均部は入力信号の有効信号期間のみを処理で
きるものでよいから、加算甲均のためのＲＡＭの８砥を
増大させることがな（、アドレスカウンタ等のＲＡＭの
周辺凹路も簡単となり、集積回路化に際して９利である
。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフィルタ回路のブロッ
ク図ミ第２図は第１図のフィルタ回路の動作を説明する
ための各部の信号波形図、第３図はスムージングフィル
タのステップ応答を示す図、第４図は第３図のスムージ
ングフィルタによってランプ信号が間欠的に存在する入
力信号を処理する場合の問題点を説明するための信号波
形図である。 １・・・入力端子、２．７・・・セレクタ、３，５，８
゜１２〜１５．２５〜２７・・・ラッチ、４・・・第１
の記憶回路、６・・・減算器、９・・・第２の記憶回路
、１０・・・制御回路、１１・・・フィルタ、１６．１
７，２１゜２２・・加算器、１８〜２０・・・乗算器、
２３・・・除算器、２４・・・加算器、２８・・・出力
端子。 出願人代理人　弁理士　鈴江武彦 ｔｌ 第２ 図 第 図

Claims (1)

【特許請求の範囲】
1. 特定の期間に有効信号が間欠的に存在する入力信号に対
   してフィルタ処理を行なうフィルタ回路において、前記
   入力信号の有効信号の開始点の値を記憶してその記憶値
   を少なくとも有効信号の存在期間中出力し、他の期間中
   は前記入力信号をそのまま出力する第１の記憶手段と、
   この第１の記憶手段の出力信号を前記入力信号から減算
   する減算手段と、この減算手段の出力信号における有効
   信号の終了点の値を記憶してその記憶値を所定期間出力
   し、少なくとも前記入力信号の有効信号の存在期間中は
   前記減算手段の出力信号をそのまま出力する第２の記憶
   手段と、この第２の記憶手段の出力信号を入力とするフ
   ィルタと、このフィルタの出力信号と前記第１の記憶手
   段の出力信号とを加算する加算手段とを備えたことを特
   徴とするフィルタ回路。