JPH0246090Y2 - - Google Patents
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- JPH0246090Y2 JPH0246090Y2 JP7701784U JP7701784U JPH0246090Y2 JP H0246090 Y2 JPH0246090 Y2 JP H0246090Y2 JP 7701784 U JP7701784 U JP 7701784U JP 7701784 U JP7701784 U JP 7701784U JP H0246090 Y2 JPH0246090 Y2 JP H0246090Y2
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- 230000005669 field effect Effects 0.000 claims description 14
- 230000006698 induction Effects 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 101000688930 Homo sapiens Signaling threshold-regulating transmembrane adapter 1 Proteins 0.000 description 5
- 102100024453 Signaling threshold-regulating transmembrane adapter 1 Human genes 0.000 description 5
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 description 1
- 101000740162 Homo sapiens Sodium- and chloride-dependent transporter XTRP3 Proteins 0.000 description 1
- 102100023843 Selenoprotein P Human genes 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 229940119265 sepp Drugs 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は静電誘導型電界効果トランジスタ（以
下、SITと略称する）のゲートバイアス回路に関
し、特に前記SITを増幅素子として用いて構成し
たＢ級増幅回路のためのゲートバイアス回路に関
するものである。
下、SITと略称する）のゲートバイアス回路に関
し、特に前記SITを増幅素子として用いて構成し
たＢ級増幅回路のためのゲートバイアス回路に関
するものである。
SITは、縦型ジヤンクシヨン電界効果トランジ
スタの一種であり、ノーマリオン型のトランジス
タである。このSITの特性を第３図に示す。第３
図において、IDはドレイン電流、VDSはドレイ
ン・ソース間電圧、VGSはゲート・ソース間電圧
である。第３図に示すとおり、SITはゲート電圧
VGSが零のとき、電流IDは最大に流れる、ノーマ
リオン型のトランジスタである。そして、SIT
は、マイナスの電位をゲートに加えなければ、ド
レイン電流を制御することはできない。これに対
して、バイポーラ型トランジスタは、ノーマリオ
フ型のトランジスタであり、ベースに電流を流せ
ばコレクタ電流が流れる。従つて、バイポーラ型
トランジスタとは異なつたゲートバイアス回路が
必要となる。
スタの一種であり、ノーマリオン型のトランジス
タである。このSITの特性を第３図に示す。第３
図において、IDはドレイン電流、VDSはドレイ
ン・ソース間電圧、VGSはゲート・ソース間電圧
である。第３図に示すとおり、SITはゲート電圧
VGSが零のとき、電流IDは最大に流れる、ノーマ
リオン型のトランジスタである。そして、SIT
は、マイナスの電位をゲートに加えなければ、ド
レイン電流を制御することはできない。これに対
して、バイポーラ型トランジスタは、ノーマリオ
フ型のトランジスタであり、ベースに電流を流せ
ばコレクタ電流が流れる。従つて、バイポーラ型
トランジスタとは異なつたゲートバイアス回路が
必要となる。
第４図にSIT１０1及び１０2を増幅素子として
用いたＢ級増幅回路を示す。このＢ級増幅回路
は、一般的なシングル・エンテツド・プツシユ・
プル（SEPP）増幅回路である。２０1及び２０2
がSIT１０1及び１０2のゲートバイアス回路であ
る。また、Q1はトランジスタ、RGは抵抗、G1は
コンデンサ、V1は規定バイアス電圧を設定する
ための可変抵抗である。
用いたＢ級増幅回路を示す。このＢ級増幅回路
は、一般的なシングル・エンテツド・プツシユ・
プル（SEPP）増幅回路である。２０1及び２０2
がSIT１０1及び１０2のゲートバイアス回路であ
る。また、Q1はトランジスタ、RGは抵抗、G1は
コンデンサ、V1は規定バイアス電圧を設定する
ための可変抵抗である。
この第４図のＢ級増幅回路の動作を、第５図を
も参照して説明する。まず、Ｂ級増幅回路の電源
スイツチ（図示せず）が投入されると、電圧−Ｇ
及び電圧Ｅが発生し、即時にSIT１０1及び１０2
のゲート・ソース間に電圧−Ｇが加わる（第５図
参照）。電源が投入されて所定時間T1（約１秒）
後に、リレー接点r1及びr2が閉じ（第５図参
照）、SIT１０1及び１０2のドレイン・ソース間
に電圧Ｅが加わる。次に、第５図の如き増幅す
べき信号Sigが半波ごとにSIT１０1及び１０2の
ゲート・ソース間に加わり、負荷RLに増幅され
て与えられる。以上のシーケンスにより、このＢ
級増幅回路の電源投入時の動作は終了する。この
ように、第１にゲート電圧−Ｇを加え、その後に
ドレイン電圧Ｅ、信号SigをSIT１０1及び１０2
に加えることにより、この増幅回路の動作を安全
に開始できる。
も参照して説明する。まず、Ｂ級増幅回路の電源
スイツチ（図示せず）が投入されると、電圧−Ｇ
及び電圧Ｅが発生し、即時にSIT１０1及び１０2
のゲート・ソース間に電圧−Ｇが加わる（第５図
参照）。電源が投入されて所定時間T1（約１秒）
後に、リレー接点r1及びr2が閉じ（第５図参
照）、SIT１０1及び１０2のドレイン・ソース間
に電圧Ｅが加わる。次に、第５図の如き増幅す
べき信号Sigが半波ごとにSIT１０1及び１０2の
ゲート・ソース間に加わり、負荷RLに増幅され
て与えられる。以上のシーケンスにより、このＢ
級増幅回路の電源投入時の動作は終了する。この
ように、第１にゲート電圧−Ｇを加え、その後に
ドレイン電圧Ｅ、信号SigをSIT１０1及び１０2
に加えることにより、この増幅回路の動作を安全
に開始できる。
しかしながらゲートバイアス回路２０1や２０2
は以下のような欠点がある。即ち、第４図の回路
はＢ級動作であるため、ゲートバイアス回路２０
１や２０2では、SIT１０1や１０2に、第６図に示
すとおりアイドリング電流（II）を流す必要があ
る。そのために、所定のドレイン電流を流すよう
なゲートバイアス電位にゲートバイアス回路２０
１や２０2の可変抵抗V1を調整する必要があり、調
整する。しかし、この状態で、リレー接点r1，r2
が閉じるが、接点r1，r2は厳密には同時に閉じる
ことはない。今、リレー接点r1の方が早く閉じる
と、負荷RLにはアースGNDから見てプラスの電
位が加わり、また電流も流れる。このとき、RL
が誘導負荷（Ｌ）等であれば、さらに大きな電
圧、電流が生じることになり、負荷RLやSITに悪
影響を及ぼすことになる。
は以下のような欠点がある。即ち、第４図の回路
はＢ級動作であるため、ゲートバイアス回路２０
１や２０2では、SIT１０1や１０2に、第６図に示
すとおりアイドリング電流（II）を流す必要があ
る。そのために、所定のドレイン電流を流すよう
なゲートバイアス電位にゲートバイアス回路２０
１や２０2の可変抵抗V1を調整する必要があり、調
整する。しかし、この状態で、リレー接点r1，r2
が閉じるが、接点r1，r2は厳密には同時に閉じる
ことはない。今、リレー接点r1の方が早く閉じる
と、負荷RLにはアースGNDから見てプラスの電
位が加わり、また電流も流れる。このとき、RL
が誘導負荷（Ｌ）等であれば、さらに大きな電
圧、電流が生じることになり、負荷RLやSITに悪
影響を及ぼすことになる。
本考案の目的は、静電誘導型電界効果トランジ
スタを増幅素子として用いたＢ級増幅回路に電源
スイツチを投入して電源電圧が前記Ｂ級増幅回路
の各部に加わるときに、負荷に過大な電流、電圧
が加わることを防止できる静電誘導型電界効果ト
ランジスタのゲートバイアス回路を提供すること
にある。
スタを増幅素子として用いたＢ級増幅回路に電源
スイツチを投入して電源電圧が前記Ｂ級増幅回路
の各部に加わるときに、負荷に過大な電流、電圧
が加わることを防止できる静電誘導型電界効果ト
ランジスタのゲートバイアス回路を提供すること
にある。
本考案によれば、静電誘導型電界効果トランジ
スタのゲート端子及び別の端子に接続される一対
の出力端子と、電源電圧が入力される一対の入力
端子と、該一対の入力端子及び前記一対の出力端
子間に接続されたシリーズ・レギユレータ型定電
圧回路を有し、該定電圧回路は、前記一対の入力
端子の一方及び前記一対の出力端子の一方間にコ
レクタ及びエミツタを接続されたトランジスタを
有すると共に、前記一対の入力端子の一方と、前
記一対の入力端子の他方及び前記一対の出力端子
の他方間を接続する接続線と、前記トランジスタ
のベースとの間に、接続された規定バイアス電圧
を設定するための規定バイアス設定回路を有して
いる前記静電誘導型電界効果トランジスタのゲー
トバイアス回路において、前記一対の入力端子の
一方と前記トランジスタのベースとの間にコンデ
ンサを接続したことを特徴とする静電誘導型電界
効果トランジスタのバイアス回路が得られる。
スタのゲート端子及び別の端子に接続される一対
の出力端子と、電源電圧が入力される一対の入力
端子と、該一対の入力端子及び前記一対の出力端
子間に接続されたシリーズ・レギユレータ型定電
圧回路を有し、該定電圧回路は、前記一対の入力
端子の一方及び前記一対の出力端子の一方間にコ
レクタ及びエミツタを接続されたトランジスタを
有すると共に、前記一対の入力端子の一方と、前
記一対の入力端子の他方及び前記一対の出力端子
の他方間を接続する接続線と、前記トランジスタ
のベースとの間に、接続された規定バイアス電圧
を設定するための規定バイアス設定回路を有して
いる前記静電誘導型電界効果トランジスタのゲー
トバイアス回路において、前記一対の入力端子の
一方と前記トランジスタのベースとの間にコンデ
ンサを接続したことを特徴とする静電誘導型電界
効果トランジスタのバイアス回路が得られる。
即ち、本考案は、前記コンデンサを設けること
によつて、前記一対の入力端子に前記電源電圧が
入力されると、前記一対の出力端子間に前記規定
バイアス電圧より絶対値が大きい電圧が加わり、
その後、前記一対の出力端子間の電圧の絶対値が
減少して所定時間後に前記規定バイアス値にもど
るようにしたものである。
によつて、前記一対の入力端子に前記電源電圧が
入力されると、前記一対の出力端子間に前記規定
バイアス電圧より絶対値が大きい電圧が加わり、
その後、前記一対の出力端子間の電圧の絶対値が
減少して所定時間後に前記規定バイアス値にもど
るようにしたものである。
次に本考案の実施例について図面を参照して説
明する。
明する。
第１図を参照すると、本考案の一実施例による
ゲートバイアス回路２０は、電源電圧−Ｇが入力
される一対の入力端子IN1，IN2と、第４図の
SIT１０1又は１０2のゲートＧおよびソースＳに
接続される一対の出力端子OUT1，OUT2とを有
する。このゲートバイアス回路２０は、シリー
ズ・レギユレータ型定電圧回路を基本回路として
有している。該定電圧回路は、入力端子IN1及び
出力端子OUT1間にコレクタ及びエミツタを接続
されたトランジスタQ1を有する。更に、前記定
電圧回路は、入力端子IN1と、入力端子IN2及び
出力端子OUT2間を接続する接続線と、トランジ
スタQ1のベースとの間に、接続された規定バイ
アス電圧を設定するための可変抵抗V1を有する。
ゲートバイアス回路２０は、電源電圧−Ｇが入力
される一対の入力端子IN1，IN2と、第４図の
SIT１０1又は１０2のゲートＧおよびソースＳに
接続される一対の出力端子OUT1，OUT2とを有
する。このゲートバイアス回路２０は、シリー
ズ・レギユレータ型定電圧回路を基本回路として
有している。該定電圧回路は、入力端子IN1及び
出力端子OUT1間にコレクタ及びエミツタを接続
されたトランジスタQ1を有する。更に、前記定
電圧回路は、入力端子IN1と、入力端子IN2及び
出力端子OUT2間を接続する接続線と、トランジ
スタQ1のベースとの間に、接続された規定バイ
アス電圧を設定するための可変抵抗V1を有する。
そして本実施例によるゲートバイアス回路２０
は、入力端子IN1とトランジスタQ1のベースとの
間にコンデンサC2を接続したことを特徴とする。
は、入力端子IN1とトランジスタQ1のベースとの
間にコンデンサC2を接続したことを特徴とする。
ここで、−Ｇの電圧がゲートバイアス回路に印
加されると、従来の回路では、可変抵抗V1によ
つて設定された規定バイアス電圧がOUT1に即時
に表われる。本考案では、−Ｇ電圧をコンデンサ
C2に印加するようにし、コンデンサC2を他端を
電圧制御用トランジスタQ1のベースに接続して
おく。
加されると、従来の回路では、可変抵抗V1によ
つて設定された規定バイアス電圧がOUT1に即時
に表われる。本考案では、−Ｇ電圧をコンデンサ
C2に印加するようにし、コンデンサC2を他端を
電圧制御用トランジスタQ1のベースに接続して
おく。
−Ｇ電圧を印加すると、コンデンサC2に充電
される。コンデンサC2と可変抵抗器V1の抵抗値
により微分された電圧がQ1のベースに加わる。
従つて、その時の電圧の絶対値は、−Ｇの絶対値
と同等か、それより高くなる。しかしながら、
C2の印加電圧は、時間と共に可変抵抗V1の設定
電圧にしだいに近づくことになる。トランジスタ
Q1のベース電圧の波形を第２図に示す。
される。コンデンサC2と可変抵抗器V1の抵抗値
により微分された電圧がQ1のベースに加わる。
従つて、その時の電圧の絶対値は、−Ｇの絶対値
と同等か、それより高くなる。しかしながら、
C2の印加電圧は、時間と共に可変抵抗V1の設定
電圧にしだいに近づくことになる。トランジスタ
Q1のベース電圧の波形を第２図に示す。
他方、コンデンサC1には、−Ｇ電圧が印加され
た時点では、−Ｇ電圧が生じ、しだいにV1による
設定電圧になる。R1はC1の電荷を放電するため
の抵抗である。出力端子OUT1及びOUT2間の電
圧波形を第２図に示す。
た時点では、−Ｇ電圧が生じ、しだいにV1による
設定電圧になる。R1はC1の電荷を放電するため
の抵抗である。出力端子OUT1及びOUT2間の電
圧波形を第２図に示す。
即ち、本実施例では、第２図に示したゲート
バイアス電圧の特性にする。電源の投入によつて
第１図のゲートバイアス回路の入力端子IM1及び
IN2間に電源電圧−Ｇが入力されてから、所定時
間T1後に、リレー接点r1やr2が閉じる（ONする）
ことは、第５図を参照して既に説明したとおりで
ある。本実施例では、第２図の如く、このリレ
ー接点r1やr2が閉じる時点で、第２図の従来の
ゲートバイアス電圧よりもバイアスの深いところ
に対応するようにする。このことにより、SIT１
０1や１０2にはカツトオフ時にドレイン電圧が加
わるため、負荷RLに大きな電圧、電流が生じる
ことは防止される。その後、時間が経過するに従
い、第２図の如く本来のゲートバイアス電圧に
もどる。
バイアス電圧の特性にする。電源の投入によつて
第１図のゲートバイアス回路の入力端子IM1及び
IN2間に電源電圧−Ｇが入力されてから、所定時
間T1後に、リレー接点r1やr2が閉じる（ONする）
ことは、第５図を参照して既に説明したとおりで
ある。本実施例では、第２図の如く、このリレ
ー接点r1やr2が閉じる時点で、第２図の従来の
ゲートバイアス電圧よりもバイアスの深いところ
に対応するようにする。このことにより、SIT１
０1や１０2にはカツトオフ時にドレイン電圧が加
わるため、負荷RLに大きな電圧、電流が生じる
ことは防止される。その後、時間が経過するに従
い、第２図の如く本来のゲートバイアス電圧に
もどる。
このように、リレー接点r1やr2が閉じるとき、
規定バイアス値より深いバイアス値が、SITに加
わることにより、上述したようなアイドリング電
流（II）が流れない。そのため、負荷RLには過大
な電圧、電流は生じない。よつて、負荷RLには
過大な電圧が加わらず、さらにはSITにも悪影響
を及ぼすことがない。
規定バイアス値より深いバイアス値が、SITに加
わることにより、上述したようなアイドリング電
流（II）が流れない。そのため、負荷RLには過大
な電圧、電流は生じない。よつて、負荷RLには
過大な電圧が加わらず、さらにはSITにも悪影響
を及ぼすことがない。
以上説明したように、本考案によれば、静電誘
導型電界効果トランジスタを増幅素子として用い
てＢ級増幅回路に電源スイツチを投入して電源電
圧が前記Ｂ級増幅回路の各部に加わるときに、負
荷に過大な電流、電圧が加わることを防止できる
静電誘導型電界効果トランジスタのゲートバイア
ス回路が得られる。本考案者は既に昭和58年実用
新案登録願第66758号のゲートバイアス回路を提
案したが、本考案では、それよりも回路が簡単で
安価に作ることができるという利点がある。
導型電界効果トランジスタを増幅素子として用い
てＢ級増幅回路に電源スイツチを投入して電源電
圧が前記Ｂ級増幅回路の各部に加わるときに、負
荷に過大な電流、電圧が加わることを防止できる
静電誘導型電界効果トランジスタのゲートバイア
ス回路が得られる。本考案者は既に昭和58年実用
新案登録願第66758号のゲートバイアス回路を提
案したが、本考案では、それよりも回路が簡単で
安価に作ることができるという利点がある。
第１図は本考案の一実施例によるゲートバイア
ス回路を示す回路図、第２図は第１図の回路の動
作を説明するための図、第３図はSITのＶ−Ｉ特
性を示す図、第４図の従来のゲートバイアス回路
を有するＢ級増幅回路を示す回路図、第５図は第
４図は回路の動作を説明するための図、第６図は
第４図のSIT１０1及び１０2の動作ラインとアイ
ドリング電流（II）を示す図である。 １０1及び１０2……SIT、２０，２０1及び２０
２……ゲートバイアス回路、IN1及びIN2……一対
の入力端子、OUT1及びOUT2……一対の出力端
子、Q1……トランジスタ、R1……放電用抵抗、
C1及びC2……コンデンサ。
ス回路を示す回路図、第２図は第１図の回路の動
作を説明するための図、第３図はSITのＶ−Ｉ特
性を示す図、第４図の従来のゲートバイアス回路
を有するＢ級増幅回路を示す回路図、第５図は第
４図は回路の動作を説明するための図、第６図は
第４図のSIT１０1及び１０2の動作ラインとアイ
ドリング電流（II）を示す図である。 １０1及び１０2……SIT、２０，２０1及び２０
２……ゲートバイアス回路、IN1及びIN2……一対
の入力端子、OUT1及びOUT2……一対の出力端
子、Q1……トランジスタ、R1……放電用抵抗、
C1及びC2……コンデンサ。
Claims (1)
- 【実用新案登録請求の範囲】 リレーの接点を閉じることによつてドレイン電
圧が与えられる静電誘導型電界効果トランジスタ
を増幅素子として有するＢ級プツシユプル増幅回
路に含まれ、前記静電誘導型電界効果トランジス
タのゲート端子−ソース端子間にゲート電圧を与
えるゲートバイアス回路であつて、該ゲートバイ
アス回路は、前記ゲート端子及び前記ソース端子
に接続される一対の出力端子と、電源電圧が入力
される一対の入力端子と、該一対の入力端子およ
び前記一対の出力端子間に接続されたシリーズ・
レギユレータ型定電圧回路とを有し、該定電圧回
路は、前記一対の入力端子の一方及び前記一対の
出力端子の一方間にコレクタ及びエミツタを接続
されたバイポーラ型トランジスタを有すると共
に、前記一対の入力端子の一方に一端が、前記一
対の入力端子の他方及び前記一対の出力端子の他
方間を接続する接続線に他端が、前記バイポーラ
型トランジスタのベースに接触子が接続され、前
記ゲート電圧を規定する規定バイアス電圧を設定
するための可変抵抗器とを有している前記静電誘
導型電界効果トランジスタのゲートバイアス回路
において、 前記一対の入力端子の一方と前記バイポーラ型
トランジスタのベースとの間にコンデンサを接続
したことを特徴とする静電誘導型電界効果トラン
ジスタのバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7701784U JPS60189124U (ja) | 1984-05-28 | 1984-05-28 | 静電誘導型電界効果トランジスタのバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7701784U JPS60189124U (ja) | 1984-05-28 | 1984-05-28 | 静電誘導型電界効果トランジスタのバイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189124U JPS60189124U (ja) | 1985-12-14 |
| JPH0246090Y2 true JPH0246090Y2 (ja) | 1990-12-05 |
Family
ID=30619693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7701784U Granted JPS60189124U (ja) | 1984-05-28 | 1984-05-28 | 静電誘導型電界効果トランジスタのバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189124U (ja) |
-
1984
- 1984-05-28 JP JP7701784U patent/JPS60189124U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189124U (ja) | 1985-12-14 |
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