JPH0246220Y2 - - Google Patents
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- Publication number
- JPH0246220Y2 JPH0246220Y2 JP1987176557U JP17655787U JPH0246220Y2 JP H0246220 Y2 JPH0246220 Y2 JP H0246220Y2 JP 1987176557 U JP1987176557 U JP 1987176557U JP 17655787 U JP17655787 U JP 17655787U JP H0246220 Y2 JPH0246220 Y2 JP H0246220Y2
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- JP
- Japan
- Prior art keywords
- voltage
- phase
- output
- rectifier bridge
- phase rectifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【考案の詳細な説明】
本考案は、電圧・電流制御回路装置に係り、特
に例えば、バツテリへの充電に際して必要とされ
る所定の電圧・電流特性を得るよう制御する電
圧・電流制御回路装置に関するものである。
に例えば、バツテリへの充電に際して必要とされ
る所定の電圧・電流特性を得るよう制御する電
圧・電流制御回路装置に関するものである。
バツテリの充電に際しては例えば充電開始後規
定電圧に達するまで一定充電電流を流し、その後
はバツテリ電圧の上昇を抑制するよう充電電流を
下げてやる、いわゆる定電圧定電流特性を与える
ようにされる。
定電圧に達するまで一定充電電流を流し、その後
はバツテリ電圧の上昇を抑制するよう充電電流を
下げてやる、いわゆる定電圧定電流特性を与える
ようにされる。
そして従来この種の特性を満たすものとして第
１図図示になる電圧・電流制御回路装置が提案さ
れている。即ち、第１図において１は３相トラン
スであつて電源各相Ｕ，Ｖ，Ｗに接続されてい
る。２は３相整流ブリツジであつてダイオード３
とサイリスタ４とからなつており、g1，g2，g3は
ゲートである。図示，は前記３相整流ブリツ
ジ２の出力端子の極性であつてこの極性にしたが
つてパツテリが接続される。５は同期検出及びゲ
ート制御回路であつて前記電源の各相間に接続さ
れたトランスT1，T2，T3によつて同期検出を行
なうと共に、夫々の２次側をゲート制御ユニツト
６，６，６に導入して３相整流ブリツジ２を構成
する各サイリスタのゲートg1，g2，g3を点弧し、
所望のバツテリ充電特性を得るようにされてい
る。T4は単相トランスであつて電源に接続され、
ゲート制御ユニツト６，６，６の共通電源となつ
ている。したがつて３相トランス１からの出力は
３相整流ブリツジ２に導入され、電源電圧に同期
したゲート信号によつて各相に接続されたサイリ
スタ４，４，４のゲートg1，g2，g3が点弧されて
位相制御がなされ、所望の出力特性となつて，
端子に接続されたバツテリが充電されることと
なる。
１図図示になる電圧・電流制御回路装置が提案さ
れている。即ち、第１図において１は３相トラン
スであつて電源各相Ｕ，Ｖ，Ｗに接続されてい
る。２は３相整流ブリツジであつてダイオード３
とサイリスタ４とからなつており、g1，g2，g3は
ゲートである。図示，は前記３相整流ブリツ
ジ２の出力端子の極性であつてこの極性にしたが
つてパツテリが接続される。５は同期検出及びゲ
ート制御回路であつて前記電源の各相間に接続さ
れたトランスT1，T2，T3によつて同期検出を行
なうと共に、夫々の２次側をゲート制御ユニツト
６，６，６に導入して３相整流ブリツジ２を構成
する各サイリスタのゲートg1，g2，g3を点弧し、
所望のバツテリ充電特性を得るようにされてい
る。T4は単相トランスであつて電源に接続され、
ゲート制御ユニツト６，６，６の共通電源となつ
ている。したがつて３相トランス１からの出力は
３相整流ブリツジ２に導入され、電源電圧に同期
したゲート信号によつて各相に接続されたサイリ
スタ４，４，４のゲートg1，g2，g3が点弧されて
位相制御がなされ、所望の出力特性となつて，
端子に接続されたバツテリが充電されることと
なる。
しかしながら上記従来の電圧・電流制御回路装
置にあつては、３相整流ブリツジ２に対する同期
したゲート信号を得るためにトランスT1，T2，
T3を使用する回路構成をとつていたため、形状
ならびに重量が大であると共に高価であるという
欠点を有していた。当該トランスT1，T2，T3を
用いる代わりに、各相Ｕ，Ｖ，Ｗの電圧が比較的
低いこともあつて、インピーダンス素子を用いた
分圧手段を利用することも考虜される。しかし、
当該インピーダンス素子を用いた分圧手段を利用
するようにすると、第１図図示のゲートg1，又は
g2，又はg3の電位と上記各相Ｕ，Ｖ，Ｗの電位と
の間に干渉が生じることとなり、第１図図示の各
ゲート制御ユニツト６，６，６の各入力を互に電
位的に分離することが必要となるなど、きわめて
煩雑な回路構成となる。
置にあつては、３相整流ブリツジ２に対する同期
したゲート信号を得るためにトランスT1，T2，
T3を使用する回路構成をとつていたため、形状
ならびに重量が大であると共に高価であるという
欠点を有していた。当該トランスT1，T2，T3を
用いる代わりに、各相Ｕ，Ｖ，Ｗの電圧が比較的
低いこともあつて、インピーダンス素子を用いた
分圧手段を利用することも考虜される。しかし、
当該インピーダンス素子を用いた分圧手段を利用
するようにすると、第１図図示のゲートg1，又は
g2，又はg3の電位と上記各相Ｕ，Ｖ，Ｗの電位と
の間に干渉が生じることとなり、第１図図示の各
ゲート制御ユニツト６，６，６の各入力を互に電
位的に分離することが必要となるなど、きわめて
煩雑な回路構成となる。
本考案は上記従来欠点を解決することを目的と
してなされたものであり、同期検出手段として小
形、軽量、安価なフオトカプラを使用することに
よつて新規な電圧・電流制御回路装置を提供する
ことを目的としている。以下図面を参照しつつ実
施例を設明する。
してなされたものであり、同期検出手段として小
形、軽量、安価なフオトカプラを使用することに
よつて新規な電圧・電流制御回路装置を提供する
ことを目的としている。以下図面を参照しつつ実
施例を設明する。
第２図は本考案になる電圧・電流制御回路装置
の一実施例回路図である。図中の符号１ないし４
及びＵ，Ｖ，Ｗ，g1，g2，g3は夫々第１図に対応
する。７はゲート制御回路、８は逆接続検出回
路、９は同期検出回路である。
の一実施例回路図である。図中の符号１ないし４
及びＵ，Ｖ，Ｗ，g1，g2，g3は夫々第１図に対応
する。７はゲート制御回路、８は逆接続検出回
路、９は同期検出回路である。
そしてゲート制御回路７には端子Ｏ，Ｐ，Ｑ及
びａ，a′があつて、これらの端子は３相整流ブリ
ツジ２の出力側にもうけられた対応符号端子なら
びに３相トランス１の１次側にもうけられた単相
トランスT4に夫々接続される。１０は整流器で
あつてゲート制御回路７、逆接続検出回路８及び
同期検出回路９の夫々に制御用直流電源を供給す
る。１１は電圧調整器、１２は共通アース、１３
は電圧比較器、１４は電流検出器、１５は電流比
較器、１６は逆接続検出器である。一方、同期検
出回路９には入力端子ｕ，ｖ・ｗがあつて電源に
ある３相トランス１の２次側端子ｕ，ｖ，ｗに接
続される。また同期検出回路９にある端子g1，
g2，g3はゲート端子であつて、これらは３相整流
ブリツジ２を構成する各サイクリスタ４，４，４
の各ゲートg1，g2，g3に接続されて、前記サイリ
スタの位相制御を行なう。１７，１７′，１７″は
発光ダイオードであり、これらは入力端子uv間、
vw間、uw間に夫々接続されて電源の各正の半波
期間を夫々検出する。１８，１８′，１８″は受光
用トランジスタであり点線図示の関係において各
発光ダイオード１７，１７′，１７″と各受光用ト
ランジスタ１８，１８′，１８″は一括されてフオ
トカプラを構成する。１９，１９′，１９″は電圧
比較器であつて＋側の入力電圧（フオトカプラ側
からの入力電圧）が一側からの基準電圧（後述す
る）よりも大になると出力を発生する。２０，２
゜，２０″はサイリスタであり前記各電圧比較器
１９，１９′，１９″からの出力信号を受けてター
ンオンして各ゲート端子g1，g2，g3にゲート信号
を発生し、電源にある３相整流ブリツジ２のサイ
クリスタ４，４，４位相制御する。即ち、以上の
構成から動作の概要を説明すると、電源側にある
３相整流ブリツジ２による出力電圧ならびに電流
がOP間及びOQ間から共にゲート制御回路７に導
入されて各設定値（後述する）と比較され、各比
較器（第２図に示す１３，１５）からの出力がダ
イオード４７，４８，４９よりなる最大値検出回
路部に導びかれ、いずれか大きい側の出力によつ
て同期検出回路９内にある電圧比較器１９，１
９′，１９″の基準電圧を変更し、それに連らなる
サイリスタ２０，２０′，２０″をターンオンさせ
るタイミングを変化させると共に、前記各サイリ
スタからの出力によつて３相整流ブリツジ２を制
御し、その出力を調整しようとするものである。
なお、２１ないし４６は抵抗、４７ないし５６は
ダイオード、５７ないし６０はコンデンサ、６１
はツエナダイオードを表わす。
びａ，a′があつて、これらの端子は３相整流ブリ
ツジ２の出力側にもうけられた対応符号端子なら
びに３相トランス１の１次側にもうけられた単相
トランスT4に夫々接続される。１０は整流器で
あつてゲート制御回路７、逆接続検出回路８及び
同期検出回路９の夫々に制御用直流電源を供給す
る。１１は電圧調整器、１２は共通アース、１３
は電圧比較器、１４は電流検出器、１５は電流比
較器、１６は逆接続検出器である。一方、同期検
出回路９には入力端子ｕ，ｖ・ｗがあつて電源に
ある３相トランス１の２次側端子ｕ，ｖ，ｗに接
続される。また同期検出回路９にある端子g1，
g2，g3はゲート端子であつて、これらは３相整流
ブリツジ２を構成する各サイクリスタ４，４，４
の各ゲートg1，g2，g3に接続されて、前記サイリ
スタの位相制御を行なう。１７，１７′，１７″は
発光ダイオードであり、これらは入力端子uv間、
vw間、uw間に夫々接続されて電源の各正の半波
期間を夫々検出する。１８，１８′，１８″は受光
用トランジスタであり点線図示の関係において各
発光ダイオード１７，１７′，１７″と各受光用ト
ランジスタ１８，１８′，１８″は一括されてフオ
トカプラを構成する。１９，１９′，１９″は電圧
比較器であつて＋側の入力電圧（フオトカプラ側
からの入力電圧）が一側からの基準電圧（後述す
る）よりも大になると出力を発生する。２０，２
゜，２０″はサイリスタであり前記各電圧比較器
１９，１９′，１９″からの出力信号を受けてター
ンオンして各ゲート端子g1，g2，g3にゲート信号
を発生し、電源にある３相整流ブリツジ２のサイ
クリスタ４，４，４位相制御する。即ち、以上の
構成から動作の概要を説明すると、電源側にある
３相整流ブリツジ２による出力電圧ならびに電流
がOP間及びOQ間から共にゲート制御回路７に導
入されて各設定値（後述する）と比較され、各比
較器（第２図に示す１３，１５）からの出力がダ
イオード４７，４８，４９よりなる最大値検出回
路部に導びかれ、いずれか大きい側の出力によつ
て同期検出回路９内にある電圧比較器１９，１
９′，１９″の基準電圧を変更し、それに連らなる
サイリスタ２０，２０′，２０″をターンオンさせ
るタイミングを変化させると共に、前記各サイリ
スタからの出力によつて３相整流ブリツジ２を制
御し、その出力を調整しようとするものである。
なお、２１ないし４６は抵抗、４７ないし５６は
ダイオード、５７ないし６０はコンデンサ、６１
はツエナダイオードを表わす。
以上の構成をもとにして同期検出回路９を説明
する。この回路は３相トランス１の２次側出力に
同期した信号を検出するように構成されており、
例えばuv端子間について考える。図から明らか
な如くuv端子間にはダイオード１７′があつて前
記３相電源電圧のうちのuv間電圧の正の半波時、
前記発光ダイオード１７′が発光する。したがつ
て点線図示された関係においてフオトカプラを構
成する受光用トランジスタ１８がオンして抵抗３
８に電圧を発生し、抵抗３９を介して電圧比較器
１９の入力端子＋に電圧を印加する。一方、上記
電圧比較器１９の基準端子−にはゲート制御回路
７側からダイオード４７，４８，４９よりなる最
大値検出回路部を介して設定された基準電圧が印
加されており、この基準電圧よりも入力端子＋に
印加される電圧が大となつたとき電圧比較器１９
が出力を発生し、これがサイリスタ２０のゲート
信号となつて前記サイリスタ２０をターンオンさ
せ、入力端子ｖから抵抗４４、ダイオード５４を
介して端子g2にゲート信号を出し、この出力によ
つて３相整流ブリツジ２を構成するサイクリスタ
４を位相制御する。上記説明はuv間の電圧半波
時におる動作であつたが、同様にしてvw間の電
圧半波時にはダイオード１７と受光用トランジス
タ１８′からなるフオトカプラにより電圧比較器
１９′の出力でサイリスタ２０′をターンオンさせ
てゲート信号を端子g3に出し、また同様にして
uw間の電圧半波時には発光ダイオード１７″と受
光用トランジスタ１８″からなるフオトカプラに
よつて端子g1にゲート信号を発生する。したがつ
て３相電源の各半波毎に基準電圧に応じた位相制
御が行なわれて３相整流ブリツジ２の出力端子
，に接続されたバツテリに所望の充電特性が
得られる。
する。この回路は３相トランス１の２次側出力に
同期した信号を検出するように構成されており、
例えばuv端子間について考える。図から明らか
な如くuv端子間にはダイオード１７′があつて前
記３相電源電圧のうちのuv間電圧の正の半波時、
前記発光ダイオード１７′が発光する。したがつ
て点線図示された関係においてフオトカプラを構
成する受光用トランジスタ１８がオンして抵抗３
８に電圧を発生し、抵抗３９を介して電圧比較器
１９の入力端子＋に電圧を印加する。一方、上記
電圧比較器１９の基準端子−にはゲート制御回路
７側からダイオード４７，４８，４９よりなる最
大値検出回路部を介して設定された基準電圧が印
加されており、この基準電圧よりも入力端子＋に
印加される電圧が大となつたとき電圧比較器１９
が出力を発生し、これがサイリスタ２０のゲート
信号となつて前記サイリスタ２０をターンオンさ
せ、入力端子ｖから抵抗４４、ダイオード５４を
介して端子g2にゲート信号を出し、この出力によ
つて３相整流ブリツジ２を構成するサイクリスタ
４を位相制御する。上記説明はuv間の電圧半波
時におる動作であつたが、同様にしてvw間の電
圧半波時にはダイオード１７と受光用トランジス
タ１８′からなるフオトカプラにより電圧比較器
１９′の出力でサイリスタ２０′をターンオンさせ
てゲート信号を端子g3に出し、また同様にして
uw間の電圧半波時には発光ダイオード１７″と受
光用トランジスタ１８″からなるフオトカプラに
よつて端子g1にゲート信号を発生する。したがつ
て３相電源の各半波毎に基準電圧に応じた位相制
御が行なわれて３相整流ブリツジ２の出力端子
，に接続されたバツテリに所望の充電特性が
得られる。
次に電圧制御が行なわれる状態について考え
る。ゲート制御回路７のOP端子間には３相整流
ブリツジ２の出力端子OPが接続されているので、
電流はＯ端子→抵抗２３→抵抗２２→Ｐ端子と流
れて抵抗２３に図示極性の電圧が発生する。ここ
で抵抗２９は電圧調整用抵抗であるが、該調整用
抵抗２９への切替スイツチを図示点線の如く左側
に接触（この場合自動調整となる）させておく
と、可変抵抗２６に生じている図示極性の電圧が
抵抗２７，抵抗２５を介して上記抵抗２３上の電
圧と直列となる。そして抵抗２５と２７とが同じ
抵抗値をもつものとすると可変抵抗２６上の電圧
と抵抗２３上の電圧とが等しい値をもつていると
き、抵抗２５と２７との接続点の電位は零電位と
なる。一方、電圧比較器１３の基準電圧は共通ア
ース１２（零電位）とからとつており、電圧比較
器１３は上記抵抗２５と２７との接続点の電位が
零電位よりも大となるか小となるかを監視してい
る。したがつて例えば端子OP間電圧が降下する
と電圧比較器の入力端子電圧は零電位より大とな
り、また逆に端子OP間電圧が上昇すると電圧比
較器１３の入力端子電圧は零電位より小となる。
そこでOP間電圧が降下すると上記の如く入力電
圧が基準電圧よりも大となつて電圧比較器１３か
らの出力を発生し、ダイオード４８を介して同期
検出回路９内にある電圧比較器１９，１９′，１
９″の基準電圧を上昇させる。これらのことは各
電圧比較器１９，１９′，１９″に印加される交流
半波に対して点弧時期を遅らせることになり、そ
の結果、サイリスタ２０，２０′，２０″のターン
オンが遅れ、そのために３相整流ブリツジ２を構
成するサイリスタの点弧時期が遅れ、３相整流ブ
リツジ２の出力電圧を降下する。
る。ゲート制御回路７のOP端子間には３相整流
ブリツジ２の出力端子OPが接続されているので、
電流はＯ端子→抵抗２３→抵抗２２→Ｐ端子と流
れて抵抗２３に図示極性の電圧が発生する。ここ
で抵抗２９は電圧調整用抵抗であるが、該調整用
抵抗２９への切替スイツチを図示点線の如く左側
に接触（この場合自動調整となる）させておく
と、可変抵抗２６に生じている図示極性の電圧が
抵抗２７，抵抗２５を介して上記抵抗２３上の電
圧と直列となる。そして抵抗２５と２７とが同じ
抵抗値をもつものとすると可変抵抗２６上の電圧
と抵抗２３上の電圧とが等しい値をもつていると
き、抵抗２５と２７との接続点の電位は零電位と
なる。一方、電圧比較器１３の基準電圧は共通ア
ース１２（零電位）とからとつており、電圧比較
器１３は上記抵抗２５と２７との接続点の電位が
零電位よりも大となるか小となるかを監視してい
る。したがつて例えば端子OP間電圧が降下する
と電圧比較器の入力端子電圧は零電位より大とな
り、また逆に端子OP間電圧が上昇すると電圧比
較器１３の入力端子電圧は零電位より小となる。
そこでOP間電圧が降下すると上記の如く入力電
圧が基準電圧よりも大となつて電圧比較器１３か
らの出力を発生し、ダイオード４８を介して同期
検出回路９内にある電圧比較器１９，１９′，１
９″の基準電圧を上昇させる。これらのことは各
電圧比較器１９，１９′，１９″に印加される交流
半波に対して点弧時期を遅らせることになり、そ
の結果、サイリスタ２０，２０′，２０″のターン
オンが遅れ、そのために３相整流ブリツジ２を構
成するサイリスタの点弧時期が遅れ、３相整流ブ
リツジ２の出力電圧を降下する。
また電流制御が行なわれる状態について考え
る。３相整流ブリツジ２の出力端子側に微小抵
抗２１が挿入されており、この両端の電圧降下が
ゲート制御回路７のOQ間端子を介して電流検出
器１４の入力端子に印加される。一方、該検出器
１４の基準端子には共通アース１２からの零電圧
が印加されており、電流検出器１４の出力は上記
電圧降下分に比例する。したがつて３相整流ブリ
ツジ２からの出力電流が大になり、前記電流検出
器１４からの出力が電流比較器１５の基準電圧と
して電流調整用抵抗３２によつて設定された値よ
りも大になると、ダイオード４７を介して同期検
出回路９内にある電圧比較器１９，１９′，１
９″の基準電圧を上昇させる。即ち、サイリスタ
２０，２０′，２０″の点弧時期を遅らせて出力電
流を小さくするよう位相制御がなされる。
る。３相整流ブリツジ２の出力端子側に微小抵
抗２１が挿入されており、この両端の電圧降下が
ゲート制御回路７のOQ間端子を介して電流検出
器１４の入力端子に印加される。一方、該検出器
１４の基準端子には共通アース１２からの零電圧
が印加されており、電流検出器１４の出力は上記
電圧降下分に比例する。したがつて３相整流ブリ
ツジ２からの出力電流が大になり、前記電流検出
器１４からの出力が電流比較器１５の基準電圧と
して電流調整用抵抗３２によつて設定された値よ
りも大になると、ダイオード４７を介して同期検
出回路９内にある電圧比較器１９，１９′，１
９″の基準電圧を上昇させる。即ち、サイリスタ
２０，２０′，２０″の点弧時期を遅らせて出力電
流を小さくするよう位相制御がなされる。
更に逆接続検出回路８について説明する。バツ
テリの正常な接続状態においてはＱ端子が極性
でＰ端子が極性となつている。したがつて正常
な接続状態にあつてはＰ端子からのマイナス電位
が抵抗２２と２３との接続点より逆接続検出器１
６の入力端子に印加されているため、前記逆接続
検出器１６から出力を生じることはない。しかし
ここで図示、極性に対してバツテリを逆接続
したとすると、正常時にマイナス極性であつてＰ
端子がプラス極性となつてゲート制御回路７に印
加されるので、抵抗２２，２３との接続点の電位
がプラス極性となつて逆接続検出器１６に導入さ
れる。このため逆接続検出器１６は出力を発生
し、これがダイオード４９を介して同期検出回路
９内にある電圧比較器１９，１９′，１９″に導入
され基準電圧を上昇させる。したがつて電圧比較
器１９，１９′，１９″は３相電源のすべての周期
にわたつて出力を発することなく、電源側の３相
整流ブリツジ２をオフされる。
テリの正常な接続状態においてはＱ端子が極性
でＰ端子が極性となつている。したがつて正常
な接続状態にあつてはＰ端子からのマイナス電位
が抵抗２２と２３との接続点より逆接続検出器１
６の入力端子に印加されているため、前記逆接続
検出器１６から出力を生じることはない。しかし
ここで図示、極性に対してバツテリを逆接続
したとすると、正常時にマイナス極性であつてＰ
端子がプラス極性となつてゲート制御回路７に印
加されるので、抵抗２２，２３との接続点の電位
がプラス極性となつて逆接続検出器１６に導入さ
れる。このため逆接続検出器１６は出力を発生
し、これがダイオード４９を介して同期検出回路
９内にある電圧比較器１９，１９′，１９″に導入
され基準電圧を上昇させる。したがつて電圧比較
器１９，１９′，１９″は３相電源のすべての周期
にわたつて出力を発することなく、電源側の３相
整流ブリツジ２をオフされる。
上記電圧制御を行なう電圧比較器１３からの出
力と、上記電流制御を行なう電流比較器１５から
の出力と、上記逆接続検出回路８からの出力と
は、ダイオード４７，４８，４９よりなる最大値
検出回路部において、いずれか最大のものが抽出
され、これにもとづいて制御が行なわれる。即
ち、本願明細書冒頭に述べた如き、バツテリに対
する定電流、定電圧制御を行なう場合、バツテリ
の端子電圧（即ち、端子OP間の電圧）が所定値
に達するまでの間には上記電流制御が上記電圧制
御よりも有効に働らき、上記最大値検出回路部は
ダイオード４７からの出力を抽出している。そし
てバツテリの端子電圧が所定値に達すると、それ
以後においては、上記最大検出回路部は電圧制御
にもとづくダイオード４８からの出力を抽出す
る。しかし上記逆接続検出回路８が出力を発する
と、この電圧は上記電圧制御にもとづくダイオー
ド４８からの出力や、上記電流制御にもとづくダ
イオード４７からの出力に対して十分大であり、
ダイオード４９からの出力が抽出される。
力と、上記電流制御を行なう電流比較器１５から
の出力と、上記逆接続検出回路８からの出力と
は、ダイオード４７，４８，４９よりなる最大値
検出回路部において、いずれか最大のものが抽出
され、これにもとづいて制御が行なわれる。即
ち、本願明細書冒頭に述べた如き、バツテリに対
する定電流、定電圧制御を行なう場合、バツテリ
の端子電圧（即ち、端子OP間の電圧）が所定値
に達するまでの間には上記電流制御が上記電圧制
御よりも有効に働らき、上記最大値検出回路部は
ダイオード４７からの出力を抽出している。そし
てバツテリの端子電圧が所定値に達すると、それ
以後においては、上記最大検出回路部は電圧制御
にもとづくダイオード４８からの出力を抽出す
る。しかし上記逆接続検出回路８が出力を発する
と、この電圧は上記電圧制御にもとづくダイオー
ド４８からの出力や、上記電流制御にもとづくダ
イオード４７からの出力に対して十分大であり、
ダイオード４９からの出力が抽出される。
以上説明した如く、本考案によれば３相整流ブ
リツジの位相制御を行なうことによつて与えられ
た所定の充電特性を得るようにした電圧・電流制
御回路装置において、同期検出手段としてフオト
カプラを使用すると共に、電圧制御部及び電流制
御部に対して更に逆接続検出回路部を付加し、こ
れらいずれかの出力を最大値検出回路部を介して
位相制御手段とする如き回路構成としている。即
ち、３相の各相に対応した形でフオトカプラの出
力を得ておき、最大値検出回路部からの出力と上
記フオトカプラの出力とを比較して位相制御手段
を働らかせている。このため上記フオトカプラを
用いることにより小形、軽量、安価となり、かつ
逆接続を防止した電圧・電流制御回路装置を提供
できる。また最大値検出回路部からの出力を、
夫々の相に対応する電圧比較回路のいわば闘値と
して共通に用いるようにしており、３相の夫々の
相に対応した正しい位相関係を保ちつつ、かつ(i)
電圧制御、(ii)電流制御、(iii)逆接続検出に対応した
制御を各相に対し一斉に行うことが可能となる。
リツジの位相制御を行なうことによつて与えられ
た所定の充電特性を得るようにした電圧・電流制
御回路装置において、同期検出手段としてフオト
カプラを使用すると共に、電圧制御部及び電流制
御部に対して更に逆接続検出回路部を付加し、こ
れらいずれかの出力を最大値検出回路部を介して
位相制御手段とする如き回路構成としている。即
ち、３相の各相に対応した形でフオトカプラの出
力を得ておき、最大値検出回路部からの出力と上
記フオトカプラの出力とを比較して位相制御手段
を働らかせている。このため上記フオトカプラを
用いることにより小形、軽量、安価となり、かつ
逆接続を防止した電圧・電流制御回路装置を提供
できる。また最大値検出回路部からの出力を、
夫々の相に対応する電圧比較回路のいわば闘値と
して共通に用いるようにしており、３相の夫々の
相に対応した正しい位相関係を保ちつつ、かつ(i)
電圧制御、(ii)電流制御、(iii)逆接続検出に対応した
制御を各相に対し一斉に行うことが可能となる。
第１図は従来例として示す電圧・電流制御回路
装置図、第２図は本考案になる電圧・電流制御回
路装置図。 図中、１は３相トランス、２は３相整流ブリツ
ジ、５は同期検出及びゲート制御回路、６はゲー
ト制御ユニツト、７はゲート制御回路、８は逆接
続検出回路、９は同期検出回路、１１は電圧調整
器、１２は共通アース、１３は電圧比較器、１４
は電流検出器、１５は電流比較器、１６は逆接続
検出器、１７，１７′，１７″は発光ダイオード、
１８，１８′，１８″……受光用トランジスタ、１
９，１９′，１９″……電圧比較器、２０，２０′，
２０″……サイリスタ、２１ないし４６は抵抗、
４７ないし５６はダイオード、５７ないし６０は
コンデンサ、６１はツエナダイオードを表わして
いる。
装置図、第２図は本考案になる電圧・電流制御回
路装置図。 図中、１は３相トランス、２は３相整流ブリツ
ジ、５は同期検出及びゲート制御回路、６はゲー
ト制御ユニツト、７はゲート制御回路、８は逆接
続検出回路、９は同期検出回路、１１は電圧調整
器、１２は共通アース、１３は電圧比較器、１４
は電流検出器、１５は電流比較器、１６は逆接続
検出器、１７，１７′，１７″は発光ダイオード、
１８，１８′，１８″……受光用トランジスタ、１
９，１９′，１９″……電圧比較器、２０，２０′，
２０″……サイリスタ、２１ないし４６は抵抗、
４７ないし５６はダイオード、５７ないし６０は
コンデンサ、６１はツエナダイオードを表わして
いる。
Claims (1)
- 【実用新案登録請求の範囲】 ３相電源に接続された３相整流ブリツジと、該
３相整流ブリツジからの出力によつて充電可能に
接続されるバツテリと、 前記３相整流ブリツジ側からの信号によつて上
記３相整流ブリツジの出力特性を所定の電圧・電
流特性となるように制御するゲート制御回路と、 前記３相電源からの各位相に対応した同期信号
を検出する同期検出回路と を夫々そなえ 前記３相整流ブリツジからの出力電流が所定レ
ベル以下にある間に、当該３相整流ブリツジから
の出力電圧を所定レベルに保持し、 かつ前記３相整流ブリツジからの出力電流が所
定レベルを超えようとする際に、当該３相整流ブ
リツジからの出力電圧を低減せしめて上記出力電
流を所定レベルに保持するよう構成した 電圧・電流制御回路装置において、上記ゲート
制御回路は 前記３相整流ブリツジからの出力電圧を検出す
る電圧制御部、 前記３相整流ブリツジからの出力電流を検出す
る電流制御部、 前記バツテリが当該バツテリの極性を逆にされ
て接続されたことを検出する逆接続検出部、 および前記各部からの最大値出力を検出する最
大値検出回路部 を夫々そなえ、 上記同期検出回路は、 上記３相電源電圧の位相に同期した３個の同期
信号を検出するための各相対応のフオトカプラ
と、 該各相対応のフオトカプラからの夫々の同期信
号が与えられる３個の電圧比較回路と を有し、 該３個の電圧比較回路は、夫々、 前記各相対応のフオトカプラによる夫々の相に
対応するいずれか１つの同期信号と、 前記ゲート制御回路内にある最大値検出回路部
からの前記３個の電圧比較回路に共通に供給され
る出力信号と 比較するよう構成され、 当該夫々の電圧比較回路からの出力にもとずい
て３相整流ブリツジに対する点弧角を制御するよ
う構成した ことを特徴とする電圧・電流制御回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987176557U JPH0246220Y2 (ja) | 1987-11-19 | 1987-11-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987176557U JPH0246220Y2 (ja) | 1987-11-19 | 1987-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6397350U JPS6397350U (ja) | 1988-06-23 |
| JPH0246220Y2 true JPH0246220Y2 (ja) | 1990-12-06 |
Family
ID=31116913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987176557U Expired JPH0246220Y2 (ja) | 1987-11-19 | 1987-11-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246220Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006204056A (ja) * | 2005-01-24 | 2006-08-03 | Lecip Corp | 充電方法、充電装置及びコンピュータプログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126460A (ja) * | 1974-08-30 | 1976-03-04 | Hitachi Ltd | Jidoparusuisoki |
| JPS5279248A (en) * | 1975-12-25 | 1977-07-04 | Sawafuji Electric Co Ltd | Dc power supply |
-
1987
- 1987-11-19 JP JP1987176557U patent/JPH0246220Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6397350U (ja) | 1988-06-23 |
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