JPH0247121B2 - - Google Patents
Info
- Publication number
- JPH0247121B2 JPH0247121B2 JP59258032A JP25803284A JPH0247121B2 JP H0247121 B2 JPH0247121 B2 JP H0247121B2 JP 59258032 A JP59258032 A JP 59258032A JP 25803284 A JP25803284 A JP 25803284A JP H0247121 B2 JPH0247121 B2 JP H0247121B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- modulation
- section
- display
- key input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplitude Modulation (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、変調状態を任意に複数個し、１キー
操作でリコールできる標準信号発生装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a standard signal generating device that can arbitrarily create a plurality of modulation states and recall them with a single key operation.
従来の技術
第１１図は従来の変調状態切換装置を示してい
る。以下にこの従来例の構成について第１１図と
ともに説明する。第１１図において、１は変調用
信号出力部であり、この変調用信号出力部１は変
調度設定部２，３，４，５に接続されている。６
は変調度切換スイツチである。７は変調モード
（AM−FM−無変調）切換スイツチであり、各変
調器に接続されている。Prior Art FIG. 11 shows a conventional modulation state switching device. The configuration of this conventional example will be explained below with reference to FIG. 11. In FIG. 11, 1 is a modulation signal output section, and this modulation signal output section 1 is connected to modulation degree setting sections 2, 3, 4, and 5. 6
is a modulation degree changeover switch. 7 is a modulation mode (AM-FM-non-modulation) changeover switch, which is connected to each modulator.
次に上記従来例の動作について説明する。第１
１図において、変調用信号出力部１から出力レベ
ルV1の変調用信号が出力されると、変調度設定
部２，３，４，５において、V1がそれぞれV2（＝
R2／（R1＋R2））、V3（＝R4／（R3＋R4））、V4
（＝R6／（R5＋R6））、V5（＝V8／（V7＋V8））に
分割されて出力される。変調切換スイツチ６で
V2，V3，V4，V5の中から１つの出力レベル
Voutを選び、変調モード切換スイツチ７で変調
信号Voutを振幅変調器あるいは周波数変調器に
出力する。以上の構成によつて複数の変調状態切
換えが可能である。 Next, the operation of the above conventional example will be explained. 1st
In FIG. 1, when a modulation signal with an output level V 1 is output from the modulation signal output section 1, V 1 is changed to V 2 (=
R 2 / (R 1 + R 2 )), V 3 (=R 4 / (R 3 + R 4 )), V 4
(=R 6 /(R 5 +R 6 )) and V 5 (=V 8 /(V 7 +V 8 )) and output. With modulation selector switch 6
One output level from V 2 , V 3 , V 4 , V 5
Vout is selected, and the modulation mode changeover switch 7 outputs the modulation signal Vout to the amplitude modulator or frequency modulator. With the above configuration, it is possible to switch a plurality of modulation states.
発明が解決しようとする問題点
しかしながら、上記従来例においては固定の変
調状態（AMからFMの単独変調のみ、変調度は
固定たとえばAM30％、FM75KHzなど）しか得
られないという問題点があつた。Problems to be Solved by the Invention However, in the conventional example described above, there was a problem in that only a fixed modulation state (only individual modulation from AM to FM, modulation depth fixed, for example, AM 30%, FM 75 KHz, etc.) was obtained.
本発明は、上記従来例の欠点を除去するもので
あり、同時変調状態も含む任意の変調状態をＮ個
ストアし、１キー操作でリコールすることを目的
とするものである。 The present invention is intended to eliminate the drawbacks of the conventional example, and aims to store N arbitrary modulation states, including simultaneous modulation states, and recall them with a single key operation.
問題点を解決するための手段
上記問題点を解決するために本発明の標準信号
発生装置は、キー入力を受けつけるキー入力レジ
スタと、入力のデータを処理するデータ処理レジ
スタ、変調状態データ等を２重に保存するメモリ
ー部、このメモリー部のデータの一致確認とパリ
テイチエツクを行なうデータチエツク部、変調状
態等を表示する表示ブロツク、変調用アナログ信
号を出力する制御信号デコーダを用いて、変調用
アナログ信号を出力するデコーダとを備えたもの
である。Means for Solving the Problems In order to solve the above problems, the standard signal generating device of the present invention has two key input registers for receiving key inputs, a data processing register for processing input data, modulation state data, etc. A memory section for storing multiple data, a data check section for checking the consistency and parity of data in this memory section, a display block for displaying modulation status, etc., and a control signal decoder for outputting analog signals for modulation. It is equipped with a decoder that outputs an analog signal.
作 用
本発明は上記構成によつて、変調状態のみをス
トア／リコールして、任意にＮ個までの変調状態
をストアすることができ、１キー操作でリコール
できることとなる。Effects According to the present invention, with the above configuration, only the modulation state can be stored/recalled, and up to N modulation states can be arbitrarily stored, and can be recalled with a single key operation.
実施例
以下に本発明の一実施例の構成について図面と
ともに説明する。第１図は本発明の一実施例にお
ける標準信号発生装置のブロツク図、第２図、第
３図は第１図の動作フローチヤート、第４図は同
実施例のメモリー機能回路のブロツク図、第５図
〜第１０図は第４図の動作フローチヤートであ
る。Embodiment The configuration of an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a standard signal generator according to an embodiment of the present invention, FIGS. 2 and 3 are operational flowcharts of FIG. 1, and FIG. 4 is a block diagram of a memory function circuit of the same embodiment. 5 to 10 are flowcharts of the operation of FIG. 4.
第１図において、８はキー入力レジスタであ
り、このキー入力レジスタ８は、キー入力信号を
バイナリ・コード化してデータ処理レジスタ９と
タイミング制御部１０に送出する。データ処理レ
ジスタ９は、変調状態キーのパリテイチエツクデ
ータ作成と回路各部の制御を行なう。タイミング
制御部１０は、回路各部の動作タイミングを制御
する。メモリー部１２は、メモリーエラー保護の
ためパリテイチエツクデータ付変調状態データを
異なるメモリーエリアに２重保存する。データチ
エツク部１１は、メモリー部１２内に２重保存さ
れているデータの一致確認とパリテイチエツクを
行なう。１３，１４は、変調度データを変調用ア
ナログ出力に変換する制御信号デコーダである。
１５，１７，１９は、表示用ラツチで表示内容を
保持する。１６，１８，２０は、１方向バツフア
で表示データバス上のデータを共通データバスに
出力する。２１のFM／AMセレクタ、２２の
ANDゲート、それに２３のデータセレクタの組
合わせで変調表示部２５の表示内容（FM／AM）
を切換えている。変調モード表示部２４は、変調
モード表示ラツチ出力から直接、表示信号を受け
取る。 In FIG. 1, 8 is a key input register, and this key input register 8 converts a key input signal into a binary code and sends it to a data processing register 9 and a timing control section 10. The data processing register 9 creates parity check data for the modulation state key and controls each part of the circuit. The timing control section 10 controls the operation timing of each section of the circuit. The memory unit 12 stores the modulation state data with parity check data twice in different memory areas to protect against memory errors. The data check section 11 performs a match check and a parity check on data stored twice in the memory section 12. 13 and 14 are control signal decoders that convert modulation degree data into analog output for modulation.
Display latches 15, 17, and 19 hold display contents. 16, 18, and 20 output the data on the display data bus to the common data bus using one-way buffers. 21 FM/AM selectors, 22
Display contents of modulation display section 25 (FM/AM) by combining AND gate and 23 data selectors
is switching. Modulation mode indicator 24 receives the display signal directly from the modulation mode indicator latch output.
次に上記実施例の動作について、第２図、第３
図のフローチヤート図の流れに従つて説明する。 Next, regarding the operation of the above embodiment, FIGS.
The explanation will be given according to the flowchart shown in the figure.
まず、第４図において変調状態単独ストアのた
めのキー入力手段Ａとして、キー入力〔STO
→□ｅ（or□ｆ，□ｇ，□ｈ）→ENTRY〕が行なわ
れると、変調状態ストア手段Ｂとして表示内容読
取手段Ｆによつて変調状態が読み取られ、記憶ミ
スチエツク手段Ｅとしてパリテイチエツクデータ
作成が行なわれた後、変調状態データ２重記憶Ｄ
が行なわれる。この第４図の動作を実現するため
第１図では、キー入力手段Ａとしてはパネルキー
を用いている。変調状態ストア手段Ｂとしては、
キー入力レジスタ８でバイナリ・コード化したキ
ー入力信号によつてデータ処理レジスタ９から、
表示変調状態読取り命令を出力する。表示内容読
取手段Ｆとしては、データ処理レジスタ９から表
示変調状態読取り命令を受け取つたバツフア１
６，１８，２０がそれぞれの入力信号である各変
調状態データを共通データバスに出力し、その変
調状態データをデータ処理レジスタ９が読み取
る。記憶ミスチエツク手段Ｅとしては、データ処
理レジスタ９でパリテイ・チエツクデータ作成が
行なわれる。パリテイ・チエツクデータ付変調状
態データ２重記憶Ｄは、タイミング制御部でアド
レス切換えを行なうことによつてデータ処理レジ
スタ９からデータバスに出力されたパリテイ・チ
エツクデータ付変調状態データをメモリー部１２
に２重記憶する。 First, in FIG. 4, as key input means A for storing modulation state alone, key input [STO
→□e (or□f, □g, □h)→ENTRY], the modulation state is read by the display content reading means F as the modulation state storage means B, and the parity check is performed as the memory mischecking means E. After data creation, the modulation state data double storage D
will be carried out. In order to realize the operation shown in FIG. 4, panel keys are used as the key input means A in FIG. As the modulation state storage means B,
From the data processing register 9 by the key input signal encoded in binary by the key input register 8,
Outputs display modulation state reading command. The display content reading means F includes a buffer 1 that receives a display modulation state reading command from the data processing register 9.
6, 18, and 20 output each modulation state data, which is an input signal, to the common data bus, and the data processing register 9 reads the modulation state data. As the storage mischeck means E, a data processing register 9 creates parity check data. The dual storage D of modulation state data with parity check data stores the modulation state data with parity check data outputted from the data processing register 9 to the data bus by switching the address in the timing control section to the memory section 12.
I remember it twice.
次に、第４図において変調状態単独リコールの
ためのキー入力手段Ａとして、キー入力〔1KEY
操作□ｅ（または□ｆ，□ｇ，□ｈ）を押す〕が行なわ
れ
ると、変調状態リコール手段Ｃとて変調状態２重
記憶Ｄから２重記憶データを呼び出し、記憶ミス
チエツク手段Ｅとして、２重記憶一致確認とパリ
テイチエツクを行なう。メモリーエラーがなけれ
ば、変調状態表示データを表示手段に出力する。
表示手段として、変調モード表示Ｈと変調度表示
Ｉを行なうが、変調度表示ＩはFM／AM表示切
換手段Ｇによつて表示切換えが行なわれる。さら
に、変調制御手段Ｊによつて、変調度データが変
調用アナログ出力に変換される。この第４図の動
作を実現するため、第１図ではキー入力手段Ａと
してはパネルキーを用いている。変調状態リコー
ル手段Ｃとしては、キー入力レジスタ８でバイナ
リ・コード化したキー入力信号によつてタイミン
グ制御部１０から、変調状態２重記憶データ呼び
出しのためのアドレス、制御信号を出力する。記
憶ミスチエツク手段Ｅとしては、タイミング制御
部１０から変調状態２重記憶データ呼び出しアド
レス、制御信号を受け取つたメモリー部１２が変
調状態２重記憶データをデータチエツク部１１に
転送し、データチエツク部１１で、２重記憶デー
タ確認とパリテイチエツクを行なう。変調モード
表示手段Ｈとしては、データチエツク部１１から
の変調モード表示データを変調モード表示ラツチ
１５で保持し、変調モード表示部２４に出力す
る。FM／AM表示切換手段Ｇとしては、FM／
AMセレクタ２１が変調モードデータを受けて
FM／AM表示制御信号を出力し、ANDゲート２
２でフアンクシヨン信号とANDをとつて、デー
タセレクタ２３にFM／AMデータセレクタ信号
を出力して、データセレクタ２３から変調度表示
部２５への表示データ切換えを行なう。変調度表
示手段Ｉとしては、データチエツク部１１からの
変調度表示データを変調表示ラツチ１７，１９で
保持し、データセレクタ２３を介して変調度表示
部２５に出力する。変調制御手段Ｊとしては、デ
ータチエツク部１１からの変調度表示データを制
御信号デコーダ１４，１５で変調用アナログ出力
に変換される。この時、キー入力レジスタからの
アナログ出力制御信号によつて出力がオン／オフ
される。 Next, in FIG. 4, key input [1KEY
When the operation □e (or □f, □g, □h) is performed, the modulation state recall means C recalls the double storage data from the modulation state double storage D, and the memory mischeck means E functions as the 2nd double storage data. Performs multiple memory consistency check and parity check. If there is no memory error, modulation state display data is output to the display means.
The display means displays a modulation mode display H and a modulation degree I, and the modulation degree display I is switched by an FM/AM display switching means G. Furthermore, the modulation control means J converts the modulation degree data into an analog output for modulation. In order to realize the operation shown in FIG. 4, panel keys are used as the key input means A in FIG. The modulation state recall means C outputs an address and a control signal for recalling the modulation state dual storage data from the timing control section 10 in response to a key input signal encoded in binary by the key input register 8. As the memory mischeck means E, the memory section 12 receives the modulation state dual storage data call address and control signal from the timing control section 10, transfers the modulation state dual storage data to the data check section 11, and the data check section 11 transfers the modulation state dual storage data to the data check section 11. , double storage data confirmation and parity check are performed. The modulation mode display means H holds the modulation mode display data from the data check section 11 in a modulation mode display latch 15 and outputs it to the modulation mode display section 24. As the FM/AM display switching means G, FM/AM
AM selector 21 receives modulation mode data
Outputs FM/AM display control signal and AND gate 2
2, the signal is ANDed with the function signal, and an FM/AM data selector signal is output to the data selector 23, thereby switching the display data from the data selector 23 to the modulation degree display section 25. The modulation degree display means I holds the modulation degree display data from the data check section 11 in modulation display latches 17 and 19, and outputs it to the modulation degree display section 25 via the data selector 23. As the modulation control means J, the modulation degree display data from the data check section 11 is converted into an analog output for modulation by control signal decoders 14 and 15. At this time, the output is turned on/off by an analog output control signal from the key input register.
本発明によつて、RF、出力レベル、変調状態
の内、同時変調も含めた変調状態だけを任意に４
個までストアすることができ、1KEY操作でリコ
ールできる利点がある。 According to the present invention, among RF, output level, and modulation state, only the modulation state including simultaneous modulation can be arbitrarily set to 4.
It has the advantage of being able to store up to 1 item and recalling it with a 1-key operation.
発明の効果
本発明は、上記実施例から明らかなように、キ
ー入力を受けつけるキー入力レジスタと、入力の
データを処理するデータ処理レジスタ、変調状態
データを２重に保存するメモリー部、このメモリ
ー部のデータの一致確認とパリテイチエツクを行
なうデータチエツク部、変調状態、RF周波数、
出力レベルを表示する表示ブロツク、この表示ブ
ロツクのアナログ信号を出力するデコーダを用い
て、変調状態、RF周波数、出力レベルのみのス
トア／リコールをする構成にしたので、任意にＮ
個までの変調状態をストアすることができ、１キ
ー操作で確実にリコールできるという効果を有す
る。Effects of the Invention As is clear from the above embodiments, the present invention comprises a key input register that receives key input, a data processing register that processes input data, a memory section that stores modulation state data in duplicate, and this memory section. The data check section performs data matching and parity checks, modulation status, RF frequency,
Using a display block that displays the output level and a decoder that outputs the analog signal of this display block, the configuration is such that only the modulation state, RF frequency, and output level can be stored/recalled.
It has the advantage of being able to store up to 10 modulation states and reliably recalling them with a single key operation.
第１図は本発明の一実施例による標準信号発生
装置のブロツク図、第２図、第３図は第１図の動
作フローチヤート、第４図は同実施例のメモリー
機能回路のブロツク図、第５図〜第１０図は第４
図の動作フローチヤート、第１１図は従来の標準
信号発生装置のブロツク図である。
１…変調用信号出力部、２，３，４，５…変調
度設定部、６…変調度切換スイツチ、７…変調モ
ード切換スイツチ、８…キー入力レジスタ、９…
データ処理レジスタ、１０…タイミング制御部、
１１…データチエツク部、１２…メモリー部、１
３，１４…制御信号デコーダ、１５…変調モード
表示ラツチ、１７…AM表示ラツチ、１９…FM
表示ラツチ、１６，１８，２０…バツフア、２１
…FM／AMセレクタ、２２…ANDゲート、２３
…データセレクタ、２４…変調モード表示部、２
５…変調度表示部。
FIG. 1 is a block diagram of a standard signal generator according to an embodiment of the present invention, FIGS. 2 and 3 are operational flowcharts of FIG. 1, and FIG. 4 is a block diagram of a memory function circuit of the same embodiment. Figures 5 to 10 are the 4th
11 is a block diagram of a conventional standard signal generator. DESCRIPTION OF SYMBOLS 1...Modulation signal output section, 2, 3, 4, 5...Modulation degree setting section, 6...Modulation degree changeover switch, 7...Modulation mode changeover switch, 8...Key input register, 9...
Data processing register, 10...timing control unit,
11...Data check section, 12...Memory section, 1
3, 14...Control signal decoder, 15...Modulation mode display latch, 17...AM display latch, 19...FM
Display latch, 16, 18, 20... Buffer, 21
...FM/AM selector, 22...AND gate, 23
...Data selector, 24...Modulation mode display section, 2
5...Modulation degree display section.
Claims (1)
周波数信号、出力レベル信号をバイナリコード化
するキー入力レジスタと、このキー入力レジスタ
の信号からパリテイチエツクデータ作成をするデ
ータ処理レジスタと、このデータ処理レジスタの
信号を２重に保存するメモリー部と、このメモリ
ー部の２重のデータの一致確認およびパリテイチ
エツクをするデータチエツク部と、上記メモリー
部に記憶された変調度データを変調用アナログ出
力に変換する制御信号デコーダと、上記データチ
エツク部でチエツクされたメモリー部の変調デー
タ、RF周波数データ、出力レベルデータおよび
パネルキーのFM／AMセレクタからの変調モー
ド、RF周波数、出力レベルとを表示する表示ブ
ロツクとを具備する標準信号発生装置。1 Modulation information signal set with panel keys, RF
A key input register that converts frequency signals and output level signals into binary codes, a data processing register that creates parity check data from the signals of this key input register, and a memory section that stores the signals of this data processing register in duplicate. , a data check section that checks the coincidence and parity of double data in the memory section, a control signal decoder that converts the modulation degree data stored in the memory section into an analog output for modulation, and the data check section. A standard signal generator equipped with a display block that displays the modulation data, RF frequency data, and output level data in the memory section checked by the FM/AM selector on the panel key, as well as the modulation mode, RF frequency, and output level from the FM/AM selector on the panel key.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258032A JPS61135208A (en) | 1984-12-06 | 1984-12-06 | Standard signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258032A JPS61135208A (en) | 1984-12-06 | 1984-12-06 | Standard signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61135208A JPS61135208A (en) | 1986-06-23 |
| JPH0247121B2 true JPH0247121B2 (en) | 1990-10-18 |
Family
ID=17314587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258032A Granted JPS61135208A (en) | 1984-12-06 | 1984-12-06 | Standard signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135208A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520825U (en) * | 1991-08-30 | 1993-03-19 | 富作 新村 | Reamer bite structure |
-
1984
- 1984-12-06 JP JP59258032A patent/JPS61135208A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520825U (en) * | 1991-08-30 | 1993-03-19 | 富作 新村 | Reamer bite structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61135208A (en) | 1986-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4138597A (en) | PCM time slot exchange | |
| US4277836A (en) | Composite random access memory providing direct and auxiliary memory access | |
| JPH0247121B2 (en) | ||
| US3683370A (en) | Input device | |
| JPH0554667A (en) | Memory device with serial data / parallel data mutual conversion function | |
| US4340887A (en) | Pushbutton data entry and display system | |
| SU1564633A1 (en) | Device for addressing immediate-access memory | |
| JP2565145B2 (en) | Image display device | |
| JPH021626Y2 (en) | ||
| JPH0421149Y2 (en) | ||
| JPH0434615Y2 (en) | ||
| JP2957333B2 (en) | Unused input line detection method in space switch | |
| JPS599314Y2 (en) | Key code generation circuit | |
| JPS6038728B2 (en) | Key input determination device | |
| JPH02309413A (en) | Scan data conversion circuit | |
| JPH0435941Y2 (en) | ||
| JPS6125233A (en) | keyboard | |
| JP2589707B2 (en) | Keyboard device | |
| JPH035788A (en) | Display device driving lsi | |
| JPH11102250A (en) | Pseudo-n key rollover keyboard input device and processing method | |
| JPS61103263A (en) | Tally processing circuit | |
| JPS61128698A (en) | Scanning device | |
| JPS6234223A (en) | Display control circuit | |
| JPS6046738B2 (en) | Storage content modification device for a storage device for a synthesizer receiver | |
| JPS5843049A (en) | Correcting system of micro electronic computer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |