JPH0247637Y2

JPH0247637Y2 -

Info

Publication number: JPH0247637Y2
Application number: JP11845284U
Authority: JP
Priority date: 1984-07-31
Filing date: 1984-07-31
Publication date: 1990-12-14
Also published as: JPS6135436U

Description

【考案の詳細な説明】 (イ) 産業上の利用分野本考案は、外部端子に接続された時定数回路に
よつて発振を行う発振回路を内蔵する集積回路に
関する。[Detailed description of the invention] (a) Industrial application field The present invention relates to an integrated circuit that includes an oscillation circuit that oscillates using a time constant circuit connected to an external terminal.

(ロ) 従来の技術一般にマイクロコンピユータや時計用集積回路
等には、回路を動作させるための基本的なクロツ
ク信号を作成するための発振回路が内蔵されてい
る。この発振回路は外部端子を有しており、外部
端子に接続される時定数回路によつて所定の周波
数の発振を行う。一方、このような集積回路等で
は、製造時あるいは利用時に於いて、内部回路が
正しく動作するか否かをテストするための機能が
用意されている。特に、LSI等では、動作テスト
の時間が長くなるため、テスト信号を印加する専
用の外部端子を設け、テスト時間を短縮してい
る。このことは、本願出願人が昭和59年５月10日
に発行した「’84三洋半導体ハンドブツクマイク
ロコンピユータ／MOS集積回路編」の第44ペー
ジ及び第45ページに記載されている。(B) Prior Art Generally, microcomputers, clock integrated circuits, etc. have built-in oscillation circuits for generating basic clock signals for operating the circuits. This oscillation circuit has an external terminal, and oscillates at a predetermined frequency using a time constant circuit connected to the external terminal. On the other hand, such integrated circuits are provided with a function for testing whether the internal circuits operate correctly during manufacturing or use. In particular, for LSIs and the like, operational tests take a long time, so a dedicated external terminal for applying test signals is provided to shorten the test time. This is described on pages 44 and 45 of "'84 Sanyo Semiconductor Handbook Microcomputer/MOS Integrated Circuit Edition" published by the applicant on May 10, 1984.

(ハ) 考案が解決しようとする問題点このように、テスト機能のための専用の外部端
子を設けなければならないため、端子数が増し、
集積回路のパツケージの外形が大きくなる欠点が
あつた。(c) Problems that the invention aims to solve In this way, since it is necessary to provide a dedicated external terminal for the test function, the number of terminals increases.
The disadvantage was that the external size of the integrated circuit package became large.

(ニ) 問題点を解決するための手段本考案は上述した点に鑑みて為されたものであ
つて、発振回路用の外部端子と、外部端子に入力
が接続された第１のシユミツトインバータを含む
発振回路とを備えた集積回路に於いて、第１のシ
ユミツトインバータと異なるスレツシヨルド電圧
を有し、入力が外部端子に接続された第２のシユ
ミツトインバータと、第２のシユミツトインバー
タの出力を発振回路の遅延された出力で制御する
ゲート回路とを設けることにより、発振回路用の
外部端子をテスト信号入力用の端子と兼用するも
のである。(d) Means for Solving the Problems The present invention has been made in view of the above points, and includes an external terminal for an oscillation circuit and a first Schmidt inverter whose input is connected to the external terminal. an oscillator circuit including a second Schmitt inverter having a different threshold voltage than the first Schmitt inverter and having an input connected to an external terminal; By providing a gate circuit for controlling the output of the oscillation circuit with the delayed output of the oscillation circuit, the external terminal for the oscillation circuit can also be used as a terminal for inputting a test signal.

(ホ) 作用上述の第１のシユミツトインバータのスレツシ
ヨルド電圧をV_TH1及びV_TL1としたとき、第２のシ
ユミツトインバータのスレツシヨルド電圧V_TH2及
びV_TL2は、V_TH1≧V_TH2＞V_TL2＞V_TL1の範囲に設定
され、外部端子に時定数回路を接続したときは、
発振回路が動作し、発振回路の遅延されて出力さ
れる信号によつてゲート回路が第２のシユミツト
インバータの出力信号を遮断し、外部端子にV_TL2
＞V_S＞V_TL1の範囲にある電圧V_Sと電源電圧V_DDと
の間で交番する信号を印加したときは、第１のシ
ユミツトインバータの出力が一定となつて発振回
路が動作せず、第２のシユミツトインバータの出
力信号はゲート回路からテスト信号として出力さ
れる。このようにして、発振回路用の外部端子を
用いてテスト信号を入力することが可能となるの
である。(E) Effect When the threshold voltages of the first Schmitt inverter mentioned above are V _TH1 and V _TL1 , the threshold voltages V _TH2 and V _TL2 of the second Schmitt inverter are V _TH1 ≧V _TH2 ＞V _TL2 ＞ When set to V _TL1 range and a time constant circuit is connected to the external terminal,
The oscillation circuit operates, and the delayed signal output from the oscillation circuit causes the gate circuit to cut off the output signal of the second Schmitt inverter, causing V _TL2 to be applied to the external terminal.
> V _S > V _TL1 When a signal alternating between the voltage V _S and the power supply voltage V _DD is applied, the output of the first Schmitt inverter remains constant and the oscillation circuit does not operate. , the output signal of the second Schmitt inverter is outputted as a test signal from the gate circuit. In this way, it becomes possible to input a test signal using the external terminal for the oscillation circuit.

(ヘ) 実施例第１図は本考案の実施例を示す回路図である。
外部端子１は集積回路に設けられた複数の端子の
うちの一つであり、外部に時定数回路、即ち、コ
ンデンサ２と抵抗３の直列回路の接続点を破線の
如く接続することによつて集積回路内部の発振回
路４が時定数で決定される周波数で発振する。発
振回路４は入力が外部端子１に接続された第１の
シユミツトインバータ５と、第１のシユミツトイ
ンバータ５の出力を遅延して帰還するためのイン
バータ６，７，８と、インバータ８の出力がゲー
トに印加され、ソースが電源V_DDに接続され、ド
レインが外部端子１及び第１のシユミツトインバ
ータ５の入力に接続されたＰチヤンネルMOSト
ラジスタ９とから成り、インバータ７の出力が発
振出力OSC−OUTとして集積回路の内部に印加
される。また、外部端子１には、更に、第２のシ
ユミツトインバータ１０の入力が接続され、第２
のシユミツトインバータ１０の出力はゲート回路
１１に印加される。ゲート回路１１は、第２のシ
ユミツトインバータ１０の出力を反転するインバ
ータ１２と、インバータ１２の出力Ａが一方に印
加されたANDゲート１３と、インバータ１２の
出力Ａと発振回路４のインバータ８の出力Ｂを入
力とするフリツプフロツプを形成するNANDゲ
ート１４，１５と、NANDゲート１５の出力を
反転しANDゲート１３に印加するインバータ１
６とから成り、ANDゲート１３の出力がテスト
信号出力TEST−OUTとして集積回路の内部に
供給される。ここで、第１のシユミツトインバー
タ５のスレツシヨルド電圧のハイレベルとローレ
ベルをV_TH1及びV_TL1とすると、第２のシユミツト
インバータ１０のスレツシヨルド電圧のハイレベ
ルとローレベルV_TH2及びV_TL2は、V_TH1≧V_TH2＞
V_TL2＞V_TL1となるように設定される。(F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention.
External terminal 1 is one of a plurality of terminals provided on the integrated circuit, and is connected to the outside by connecting the connection point of a time constant circuit, that is, a series circuit of capacitor 2 and resistor 3, as shown by the broken line. An oscillation circuit 4 inside the integrated circuit oscillates at a frequency determined by a time constant. The oscillation circuit 4 includes a first Schmitts inverter 5 whose input is connected to the external terminal 1, inverters 6, 7, and 8 for delaying and feeding back the output of the first Schmitts inverter 5, and an inverter 8. The output is applied to the gate, the source is connected to the power supply _VDD , and the drain is connected to the external terminal 1 and the input of the first Schmitts inverter 5.The output of the inverter 7 oscillates. Applied inside the integrated circuit as the output OSC-OUT. Further, the input of a second Schmidt inverter 10 is further connected to the external terminal 1.
The output of the Schmitt inverter 10 is applied to the gate circuit 11. The gate circuit 11 includes an inverter 12 that inverts the output of the second Schmitt inverter 10, an AND gate 13 to which the output A of the inverter 12 is applied, and an inverter 8 that inverts the output A of the inverter 12 and the inverter 8 of the oscillation circuit 4. NAND gates 14 and 15 forming a flip-flop that receives output B as input, and an inverter 1 that inverts the output of NAND gate 15 and applies it to AND gate 13.
6, and the output of the AND gate 13 is supplied to the inside of the integrated circuit as a test signal output TEST-OUT. Here, if the high level and low level of the threshold voltage of the first Schmitt inverter 5 are V _TH1 and V _TL1 , the high level and low level of the threshold voltage of the second Schmitt inverter 10 are V _TH2 and V _TL2 . , V _TH1 ≧V _TH2 ＞
It is set so that V _TL2 > V _TL1 .

次に外部端子１にコンデンサ２及び抵抗３を接
続したときの動作を第２図を参照して説明する。
第１のシユミツトインバータ５のV_TL1をV_DD／２とし、第２のシユミツトインバータ１０のV_TL2を
3V_DD／４とし、V_DD＞V_TH1＞V_TH2としたとき、外部端子１の電位がV_TH1より低いと第１のシユミツト
インバータ５の出力は電源電圧V_DD、即ち“１”
となりインバータ７の出力、即ち、OSC−OUT
は“１”となり、インバータ８の出力Ｂは接地レ
ベル、即ち“０”となる。従つて、Ｐチヤンネル
MOSトランジスタ９はオンであり、コンデンサ
２に蓄積された電荷はMOSトランジスタ９を介
して放電され、外部端子１の電位は急激に上昇す
る。そして、V_TH1になるとシユミツトインバータ
５は反転し出力は“０”となる。更に、インバー
タ６，７，８も続いて反転するが、各インバータ
６，７，８が動作する時間だけ順次遅延されるた
め、出力OSC−OUTが“０”となるタイミング
は外部端子１の電圧がV_TH1になつたタイミングよ
り第１のシユミツトインバータ５及びインバータ
６，７の動作分だけ遅れ、また、インバータ８の
出力Ｂが“１”となるタイミングは更に遅れる。
インバータ８の出力Ｂが“１”となるとＰ−チヤ
ンネルMOSトランジスタ９はオフとなつて放電
路を遮断するが、タイミングが遅延されているた
め、外部端子１の電位は電源V_DDにまで引き上げ
られた状態となる。そして、MOSトランジスタ
９がオフとなることによつて、コンデンサ２の充
電が開始され、外部端子１の電位は徐々に低下す
る。その後、シユミツトインバータ５のスレツシ
ヨルド電圧V_TL1以下になると、シユミツトインバ
ータ５は反転し、その出力を“１”とする。従つ
て、発振出力OSC−OUTは遅延して“１”とな
り、インバータ８の出力は更に遅延して“０”と
なる。インバータ８の出力“０”によつてＰチヤ
ンネルMOSトランジスタ９は、オンとなり、コ
ンデンサ２に充電された電荷が放電され、遅延に
よつてスレツシヨルド電圧V_TL1よりわずか低い電
圧になつていた外部端子１の電位は急激に上昇す
る。 Next, the operation when the capacitor 2 and the resistor 3 are connected to the external terminal 1 will be explained with reference to FIG.
V _TL1 of the first Schmitt inverter 5 is set to V _DD /2, and V _TL2 of the second Schmitt inverter 10 is set to V DD /2.
3V _DD /4, and when V _DD > V _TH1 > V _TH2 , if the potential of external terminal 1 is lower than V _TH1 , the output of the first Schmitt inverter 5 is the power supply voltage V _DD , that is, "1".
Then, the output of inverter 7, that is, OSC−OUT
becomes "1", and the output B of the inverter 8 becomes the ground level, that is, "0". Therefore, P channel
MOS transistor 9 is on, the charge accumulated in capacitor 2 is discharged via MOS transistor 9, and the potential of external terminal 1 rises rapidly. Then, when the voltage reaches V _TH1 , the Schmitt inverter 5 is inverted and the output becomes "0". Furthermore, inverters 6, 7, and 8 are also inverted, but they are sequentially delayed by the time that each inverter 6, 7, and 8 operates, so the timing at which the output OSC-OUT becomes "0" is the same as the voltage at external terminal 1. The timing at which B becomes V _TH1 is delayed by the amount of operation of the first Schmitt inverter 5 and inverters 6 and 7, and the timing at which the output B of the inverter 8 becomes "1" is further delayed.
When the output B of the inverter 8 becomes "1", the P-channel MOS transistor 9 turns off and blocks the discharge path, but since the timing is delayed, the potential of the external terminal 1 is pulled up to the power supply V _DD . The state will be as follows. Then, by turning off the MOS transistor 9, charging of the capacitor 2 is started, and the potential of the external terminal 1 gradually decreases. Thereafter, when the threshold voltage of Schmitt inverter 5 becomes lower than _VTL1 , Schmitt inverter 5 is inverted and its output becomes "1". Therefore, the oscillation output OSC-OUT is delayed and becomes "1", and the output of the inverter 8 is further delayed and becomes "0". The P-channel MOS transistor 9 is turned on by the output "0" of the inverter 8, and the charge stored in the capacitor 2 is discharged, and the external terminal 1, which has become a voltage slightly lower than the threshold voltage V _TL1 due to the delay, is turned on. The potential of increases rapidly.

以上の動作を繰り返えすことにより、発振回路
４の発振が為され、第２図に示されるような発振
出力OSC−OUTが得られるのである。一方、第
２のシユミツトインバータ１０は、外部端子１の
電位が上昇して、スレツシヨルド電圧V_TH2となつ
たとき反転するため、ゲート回路１１のインバー
タ１２の出力Ａは、第２のシユミツトインバータ
１０及びインバータ１２の動作時間分だけ遅れて
“１”となる。しかし、出力Ａが“１”となるタ
イミングは、V_TH1＞V_TH2であるためと、インバー
タ８の出力Ｂより縦続接続されたインバータの個
数が少ないためにより、インバータ８の出力Ｂが
“１”となるタイミングよりt₁だけ早くなつてい
る。また、外部端子１の電位が低下してスレツシ
ヨルド電圧V_TL2になると、第２のシユミツトイン
バータ１０は反転し、インバータ１２の出力Ａは
“０”となる。一方、フリツプフロツプを形成す
るNANDゲート１４，１５に於いて、インバー
タ１２の出力Ａがインバータ８の出力Ｂよりt₁だ
け早く“１”となることにより、NANDゲート
１５の出力は“１”に保持され、インバータ１６
の出力Ｃは“０”となる。そして、出力Ｂが
“１”となつている状態で出力Ａが“０”となる
ことにより、フリツプフロツプは反転し、
NANDゲート１５の出力は“０”となり、イン
バータ１６の出力Ｃは“１”となる。ここで、出
力Ａが“０”となつてから出力Ｃが“１”となる
までのタイミングの遅れt₂は、NANDゲート１
４，１５及びインバータ１６の動作時間の遅れで
ある。更に、出力Ａが“０”の状態で出力Ｂが
“０”となると、NANDゲート１５の出力は
“１”となりインバータ１６の出力Ｃはt₂遅れで
“０”となる。従つて、インバータ１２の出力Ａ
とインバータ１６の出力Ｃとが印加されたAND
ゲート１３では、論理積が取れず、その出力
TEST−OUTは“０”のままとなつている。即
ち、発振回路４が発振している状態では、発振回
路４のインバータ８の出力Ｂによつて出力TEST
−OUTの出力が禁止されるのである。 By repeating the above operations, the oscillation circuit 4 oscillates, and the oscillation output OSC-OUT as shown in FIG. 2 is obtained. On the other hand, since the second Schmitt inverter 10 is inverted when the potential of the external terminal 1 rises and reaches the threshold voltage V _TH2 , the output A of the inverter 12 of the gate circuit 11 is It becomes "1" with a delay of the operating time of 10 and inverter 12. However, the timing at which output A becomes "1" is because V _TH1 > V _TH2 and because the number of cascade-connected inverters is smaller than output B of inverter 8, output B of inverter 8 becomes "1". The timing is t ₁ earlier than the timing when . Further, when the potential of the external terminal 1 decreases to the threshold voltage _VTL2 , the second Schmitt inverter 10 is inverted, and the output A of the inverter 12 becomes "0". On the other hand, in the NAND gates 14 and 15 forming the flip-flop, the output A of the inverter 12 becomes "1" t ₁ earlier than the output B of the inverter 8, so that the output of the NAND gate 15 is held at "1". and inverter 16
The output C becomes "0". Then, when output A becomes "0" while output B is "1", the flip-flop is inverted,
The output of the NAND gate 15 becomes "0", and the output C of the inverter 16 becomes "1". Here, the timing delay _t2 from when the output A becomes "0" until the output C becomes "1" is the NAND gate 1
This is a delay in the operation time of 4, 15 and inverter 16. Further, when the output B becomes "0" while the output A is "0", the output of the NAND gate 15 becomes "1" and the output C of the inverter 16 becomes "0" with a delay of _t2 . Therefore, the output A of the inverter 12
and the output C of the inverter 16 are applied.
In gate 13, the logical product cannot be obtained, and its output is
TEST-OUT remains at "0". That is, when the oscillation circuit 4 is oscillating, the output TEST is generated by the output B of the inverter 8 of the oscillation circuit 4.
-OUT output is prohibited.

次に、テスト信号を集積回路に印加する動作を
第３図を参照して説明する。テスト信号は、外部
端子１に時定数回路、即ち、コンデンサ２及び抵
抗３を接続しないで印加するのであるが、その信
号のレベルは、第１のシユミツトインバータ５の
スレツシヨルド電圧V_TH1（V_DD／２）と第２のシユミツトインバータ１０のスレツシヨルド電圧をV_TH2
（3V_DD／４）の範囲にある電圧V_Sと電源V_DDとの間で交番するレベルとなる。そこで、テスト信号が電
源V_DDレベルのときには、第１のシユミツトイン
バータ５及び第２のシユミツトインバータ１０の
出力は共に“０”となり、発振回路４の発振出力
は“０”、インバータ８の出力Ｂは“１”となり、
更に、ゲート回路１１のインバータ１２の出力Ａ
は“１”、出力Ｃは“１”となる。またテスト信
号が電圧V_Sとなつたときには、第１のシユミツ
トインバータ５のスレツシヨルド電圧V_TL1まで低
下しないため、第１のシユミツトインバータ５の
出力は“０”のままであり、発振出力OSC−
OUT及びインバータ８の出力Ｂは変化しない。
一方、第２のシユミツトインバータ１０では、入
力がスレツシヨルド電圧V_TL2より低いため、第２
のシユミツトインバータ１０の出力は“１”とな
り、インバータ１２の出力Ａは“０”となる。即
ち、テスト信号が外部端子１に印加されたときに
は、出力Ｂが常に“１”となり、出力Ａがテスト
信号と同相のパルスとなるため、NANDゲート
１４，１５で形成されるフリツプフロツプの状態
は変化せず、インバータ１６の出力Ｃは常に
“１”となつている。従つて、ANDゲート１３の
出力TEST−OUTからは、テスト信号と同相の
パルスとなる出力Ａが出力され、集積回路内部に
供給される。 Next, the operation of applying a test signal to the integrated circuit will be explained with reference to FIG. The test signal is applied to the external terminal 1 without connecting the time constant circuit, that is, the capacitor 2 and the resistor 3, and the level of the signal is equal to the threshold voltage V _TH1 (V _DD /2) and the threshold voltage of the second Schmidt inverter 10 is V _TH2
The level alternates between the voltage V _S and the power supply V _DD in the range of (3V _DD /4). Therefore, when the test signal is at the power supply V _DD level, the outputs of the first Schmitt inverter 5 and the second Schmitt inverter 10 are both "0", the oscillation output of the oscillation circuit 4 is "0", and the output of the inverter 8 is "0". Output B becomes “1”,
Furthermore, the output A of the inverter 12 of the gate circuit 11
is "1", and the output C is "1". Furthermore, when the test signal becomes the voltage V _S , it does not drop to the threshold voltage V _TL1 of the first Schmitt inverter 5, so the output of the first Schmitt inverter 5 remains "0" and the oscillation output OSC −
OUT and the output B of inverter 8 do not change.
On the other hand, in the second Schmitt inverter 10, since the input is lower than the threshold voltage _VTL2 , the second Schmitt inverter 10
The output of the Schmitt inverter 10 becomes "1", and the output A of the inverter 12 becomes "0". That is, when a test signal is applied to external terminal 1, output B is always "1" and output A is a pulse in phase with the test signal, so the state of the flip-flop formed by NAND gates 14 and 15 changes. The output C of the inverter 16 is always "1". Therefore, the output TEST-OUT of the AND gate 13 outputs an output A which is a pulse having the same phase as the test signal, and is supplied to the inside of the integrated circuit.

(ト) 考案の効果上述の如く本考案によれば、発振回路用の外部
端子を用いてテスト信号を入力することが可能と
なるため、テスト用の端子を専用に設ける必要が
なくなり、端子数が減少し全体のパツケージが小
さくできる利点を有している。(g) Effects of the invention As described above, according to the invention, it is possible to input a test signal using an external terminal for the oscillation circuit, so there is no need to provide a dedicated terminal for testing, and the number of terminals can be reduced. This has the advantage that the overall package can be made smaller.

[Brief explanation of drawings]

第１図は本考案の実施例を示す回路図、第２図
及び第３図は第１図に示された実施例の動作を示
す波形図である。１…外部端子、２…コンデンサ、３…抵抗、４
…発振回路、５…第１のシユミツトインバータ、
６，７，８…インバータ、９…Ｐチヤンネル
MOSトランジスタ、１０…第２のシユミツトイ
ンバータ、１１…ゲート回路、１２，１６…イン
バータ、１３…ANDゲート、１４，１５…
NANDゲート。 FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIGS. 2 and 3 are waveform diagrams showing the operation of the embodiment shown in FIG. 1...External terminal, 2...Capacitor, 3...Resistor, 4
...oscillation circuit, 5...first Schmitt inverter,
6, 7, 8...Inverter, 9...P channel
MOS transistor, 10... Second Schmitt inverter, 11... Gate circuit, 12, 16... Inverter, 13... AND gate, 14, 15...
NAND gate.

Claims

[Claim for Utility Model Registration] An integrated circuit comprising an oscillation circuit external terminal to which a time constant circuit is externally connected, and an oscillation circuit including a first Schmitt inverter whose input is connected to the external terminal. When the threshold voltages of the first Schmitt inverter are V _TH1 and V _TL1 , the threshold voltage V _TH2 is set so that V _TH1 ≧V _TH2 > V _TL2 > V _TL1 .
and a second Schmitt inverter having V _TL2 and a gate circuit that controls the output of the second Schmitt inverter _with the delayed output of the oscillation circuit, _S ＞
When applying a signal alternating between a voltage V _S in the range of V _TL1 and a power supply V _DD , the output of the oscillator circuit is stopped and the output of the second Schmitt inverter is transferred from the gate circuit as a test signal. An integrated circuit characterized by an output.