JPH0247637Y2 - - Google Patents
Info
- Publication number
- JPH0247637Y2 JPH0247637Y2 JP11845284U JP11845284U JPH0247637Y2 JP H0247637 Y2 JPH0247637 Y2 JP H0247637Y2 JP 11845284 U JP11845284 U JP 11845284U JP 11845284 U JP11845284 U JP 11845284U JP H0247637 Y2 JPH0247637 Y2 JP H0247637Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverter
- circuit
- external terminal
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 27
- 230000003111 delayed effect Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 101100156349 Arabidopsis thaliana VTL2 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、外部端子に接続された時定数回路に
よつて発振を行う発振回路を内蔵する集積回路に
関する。
よつて発振を行う発振回路を内蔵する集積回路に
関する。
(ロ) 従来の技術
一般にマイクロコンピユータや時計用集積回路
等には、回路を動作させるための基本的なクロツ
ク信号を作成するための発振回路が内蔵されてい
る。この発振回路は外部端子を有しており、外部
端子に接続される時定数回路によつて所定の周波
数の発振を行う。一方、このような集積回路等で
は、製造時あるいは利用時に於いて、内部回路が
正しく動作するか否かをテストするための機能が
用意されている。特に、LSI等では、動作テスト
の時間が長くなるため、テスト信号を印加する専
用の外部端子を設け、テスト時間を短縮してい
る。このことは、本願出願人が昭和59年５月10日
に発行した「’84三洋半導体ハンドブツクマイク
ロコンピユータ／MOS集積回路編」の第44ペー
ジ及び第45ページに記載されている。
等には、回路を動作させるための基本的なクロツ
ク信号を作成するための発振回路が内蔵されてい
る。この発振回路は外部端子を有しており、外部
端子に接続される時定数回路によつて所定の周波
数の発振を行う。一方、このような集積回路等で
は、製造時あるいは利用時に於いて、内部回路が
正しく動作するか否かをテストするための機能が
用意されている。特に、LSI等では、動作テスト
の時間が長くなるため、テスト信号を印加する専
用の外部端子を設け、テスト時間を短縮してい
る。このことは、本願出願人が昭和59年５月10日
に発行した「’84三洋半導体ハンドブツクマイク
ロコンピユータ／MOS集積回路編」の第44ペー
ジ及び第45ページに記載されている。
(ハ) 考案が解決しようとする問題点
このように、テスト機能のための専用の外部端
子を設けなければならないため、端子数が増し、
集積回路のパツケージの外形が大きくなる欠点が
あつた。
子を設けなければならないため、端子数が増し、
集積回路のパツケージの外形が大きくなる欠点が
あつた。
(ニ) 問題点を解決するための手段
本考案は上述した点に鑑みて為されたものであ
つて、発振回路用の外部端子と、外部端子に入力
が接続された第１のシユミツトインバータを含む
発振回路とを備えた集積回路に於いて、第１のシ
ユミツトインバータと異なるスレツシヨルド電圧
を有し、入力が外部端子に接続された第２のシユ
ミツトインバータと、第２のシユミツトインバー
タの出力を発振回路の遅延された出力で制御する
ゲート回路とを設けることにより、発振回路用の
外部端子をテスト信号入力用の端子と兼用するも
のである。
つて、発振回路用の外部端子と、外部端子に入力
が接続された第１のシユミツトインバータを含む
発振回路とを備えた集積回路に於いて、第１のシ
ユミツトインバータと異なるスレツシヨルド電圧
を有し、入力が外部端子に接続された第２のシユ
ミツトインバータと、第２のシユミツトインバー
タの出力を発振回路の遅延された出力で制御する
ゲート回路とを設けることにより、発振回路用の
外部端子をテスト信号入力用の端子と兼用するも
のである。
(ホ) 作用
上述の第１のシユミツトインバータのスレツシ
ヨルド電圧をVTH1及びVTL1としたとき、第２のシ
ユミツトインバータのスレツシヨルド電圧VTH2及
びVTL2は、VTH1≧VTH2＞VTL2＞VTL1の範囲に設定
され、外部端子に時定数回路を接続したときは、
発振回路が動作し、発振回路の遅延されて出力さ
れる信号によつてゲート回路が第２のシユミツト
インバータの出力信号を遮断し、外部端子にVTL2
＞VS＞VTL1の範囲にある電圧VSと電源電圧VDDと
の間で交番する信号を印加したときは、第１のシ
ユミツトインバータの出力が一定となつて発振回
路が動作せず、第２のシユミツトインバータの出
力信号はゲート回路からテスト信号として出力さ
れる。このようにして、発振回路用の外部端子を
用いてテスト信号を入力することが可能となるの
である。
ヨルド電圧をVTH1及びVTL1としたとき、第２のシ
ユミツトインバータのスレツシヨルド電圧VTH2及
びVTL2は、VTH1≧VTH2＞VTL2＞VTL1の範囲に設定
され、外部端子に時定数回路を接続したときは、
発振回路が動作し、発振回路の遅延されて出力さ
れる信号によつてゲート回路が第２のシユミツト
インバータの出力信号を遮断し、外部端子にVTL2
＞VS＞VTL1の範囲にある電圧VSと電源電圧VDDと
の間で交番する信号を印加したときは、第１のシ
ユミツトインバータの出力が一定となつて発振回
路が動作せず、第２のシユミツトインバータの出
力信号はゲート回路からテスト信号として出力さ
れる。このようにして、発振回路用の外部端子を
用いてテスト信号を入力することが可能となるの
である。
(ヘ) 実施例
第１図は本考案の実施例を示す回路図である。
外部端子１は集積回路に設けられた複数の端子の
うちの一つであり、外部に時定数回路、即ち、コ
ンデンサ２と抵抗３の直列回路の接続点を破線の
如く接続することによつて集積回路内部の発振回
路４が時定数で決定される周波数で発振する。発
振回路４は入力が外部端子１に接続された第１の
シユミツトインバータ５と、第１のシユミツトイ
ンバータ５の出力を遅延して帰還するためのイン
バータ６，７，８と、インバータ８の出力がゲー
トに印加され、ソースが電源VDDに接続され、ド
レインが外部端子１及び第１のシユミツトインバ
ータ５の入力に接続されたＰチヤンネルMOSト
ラジスタ９とから成り、インバータ７の出力が発
振出力OSC−OUTとして集積回路の内部に印加
される。また、外部端子１には、更に、第２のシ
ユミツトインバータ１０の入力が接続され、第２
のシユミツトインバータ１０の出力はゲート回路
１１に印加される。ゲート回路１１は、第２のシ
ユミツトインバータ１０の出力を反転するインバ
ータ１２と、インバータ１２の出力Ａが一方に印
加されたANDゲート１３と、インバータ１２の
出力Ａと発振回路４のインバータ８の出力Ｂを入
力とするフリツプフロツプを形成するNANDゲ
ート１４，１５と、NANDゲート１５の出力を
反転しANDゲート１３に印加するインバータ１
６とから成り、ANDゲート１３の出力がテスト
信号出力TEST−OUTとして集積回路の内部に
供給される。ここで、第１のシユミツトインバー
タ５のスレツシヨルド電圧のハイレベルとローレ
ベルをVTH1及びVTL1とすると、第２のシユミツト
インバータ１０のスレツシヨルド電圧のハイレベ
ルとローレベルVTH2及びVTL2は、VTH1≧VTH2＞
VTL2＞VTL1となるように設定される。
外部端子１は集積回路に設けられた複数の端子の
うちの一つであり、外部に時定数回路、即ち、コ
ンデンサ２と抵抗３の直列回路の接続点を破線の
如く接続することによつて集積回路内部の発振回
路４が時定数で決定される周波数で発振する。発
振回路４は入力が外部端子１に接続された第１の
シユミツトインバータ５と、第１のシユミツトイ
ンバータ５の出力を遅延して帰還するためのイン
バータ６，７，８と、インバータ８の出力がゲー
トに印加され、ソースが電源VDDに接続され、ド
レインが外部端子１及び第１のシユミツトインバ
ータ５の入力に接続されたＰチヤンネルMOSト
ラジスタ９とから成り、インバータ７の出力が発
振出力OSC−OUTとして集積回路の内部に印加
される。また、外部端子１には、更に、第２のシ
ユミツトインバータ１０の入力が接続され、第２
のシユミツトインバータ１０の出力はゲート回路
１１に印加される。ゲート回路１１は、第２のシ
ユミツトインバータ１０の出力を反転するインバ
ータ１２と、インバータ１２の出力Ａが一方に印
加されたANDゲート１３と、インバータ１２の
出力Ａと発振回路４のインバータ８の出力Ｂを入
力とするフリツプフロツプを形成するNANDゲ
ート１４，１５と、NANDゲート１５の出力を
反転しANDゲート１３に印加するインバータ１
６とから成り、ANDゲート１３の出力がテスト
信号出力TEST−OUTとして集積回路の内部に
供給される。ここで、第１のシユミツトインバー
タ５のスレツシヨルド電圧のハイレベルとローレ
ベルをVTH1及びVTL1とすると、第２のシユミツト
インバータ１０のスレツシヨルド電圧のハイレベ
ルとローレベルVTH2及びVTL2は、VTH1≧VTH2＞
VTL2＞VTL1となるように設定される。
次に外部端子１にコンデンサ２及び抵抗３を接
続したときの動作を第２図を参照して説明する。
第１のシユミツトインバータ５のVTL1をVDD／２と し、第２のシユミツトインバータ１０のVTL2を
3VDD／４とし、VDD＞VTH1＞VTH2としたとき、外部 端子１の電位がVTH1より低いと第１のシユミツト
インバータ５の出力は電源電圧VDD、即ち“１”
となりインバータ７の出力、即ち、OSC−OUT
は“１”となり、インバータ８の出力Ｂは接地レ
ベル、即ち“０”となる。従つて、Ｐチヤンネル
MOSトランジスタ９はオンであり、コンデンサ
２に蓄積された電荷はMOSトランジスタ９を介
して放電され、外部端子１の電位は急激に上昇す
る。そして、VTH1になるとシユミツトインバータ
５は反転し出力は“０”となる。更に、インバー
タ６，７，８も続いて反転するが、各インバータ
６，７，８が動作する時間だけ順次遅延されるた
め、出力OSC−OUTが“０”となるタイミング
は外部端子１の電圧がVTH1になつたタイミングよ
り第１のシユミツトインバータ５及びインバータ
６，７の動作分だけ遅れ、また、インバータ８の
出力Ｂが“１”となるタイミングは更に遅れる。
インバータ８の出力Ｂが“１”となるとＰ−チヤ
ンネルMOSトランジスタ９はオフとなつて放電
路を遮断するが、タイミングが遅延されているた
め、外部端子１の電位は電源VDDにまで引き上げ
られた状態となる。そして、MOSトランジスタ
９がオフとなることによつて、コンデンサ２の充
電が開始され、外部端子１の電位は徐々に低下す
る。その後、シユミツトインバータ５のスレツシ
ヨルド電圧VTL1以下になると、シユミツトインバ
ータ５は反転し、その出力を“１”とする。従つ
て、発振出力OSC−OUTは遅延して“１”とな
り、インバータ８の出力は更に遅延して“０”と
なる。インバータ８の出力“０”によつてＰチヤ
ンネルMOSトランジスタ９は、オンとなり、コ
ンデンサ２に充電された電荷が放電され、遅延に
よつてスレツシヨルド電圧VTL1よりわずか低い電
圧になつていた外部端子１の電位は急激に上昇す
る。
続したときの動作を第２図を参照して説明する。
第１のシユミツトインバータ５のVTL1をVDD／２と し、第２のシユミツトインバータ１０のVTL2を
3VDD／４とし、VDD＞VTH1＞VTH2としたとき、外部 端子１の電位がVTH1より低いと第１のシユミツト
インバータ５の出力は電源電圧VDD、即ち“１”
となりインバータ７の出力、即ち、OSC−OUT
は“１”となり、インバータ８の出力Ｂは接地レ
ベル、即ち“０”となる。従つて、Ｐチヤンネル
MOSトランジスタ９はオンであり、コンデンサ
２に蓄積された電荷はMOSトランジスタ９を介
して放電され、外部端子１の電位は急激に上昇す
る。そして、VTH1になるとシユミツトインバータ
５は反転し出力は“０”となる。更に、インバー
タ６，７，８も続いて反転するが、各インバータ
６，７，８が動作する時間だけ順次遅延されるた
め、出力OSC−OUTが“０”となるタイミング
は外部端子１の電圧がVTH1になつたタイミングよ
り第１のシユミツトインバータ５及びインバータ
６，７の動作分だけ遅れ、また、インバータ８の
出力Ｂが“１”となるタイミングは更に遅れる。
インバータ８の出力Ｂが“１”となるとＰ−チヤ
ンネルMOSトランジスタ９はオフとなつて放電
路を遮断するが、タイミングが遅延されているた
め、外部端子１の電位は電源VDDにまで引き上げ
られた状態となる。そして、MOSトランジスタ
９がオフとなることによつて、コンデンサ２の充
電が開始され、外部端子１の電位は徐々に低下す
る。その後、シユミツトインバータ５のスレツシ
ヨルド電圧VTL1以下になると、シユミツトインバ
ータ５は反転し、その出力を“１”とする。従つ
て、発振出力OSC−OUTは遅延して“１”とな
り、インバータ８の出力は更に遅延して“０”と
なる。インバータ８の出力“０”によつてＰチヤ
ンネルMOSトランジスタ９は、オンとなり、コ
ンデンサ２に充電された電荷が放電され、遅延に
よつてスレツシヨルド電圧VTL1よりわずか低い電
圧になつていた外部端子１の電位は急激に上昇す
る。
以上の動作を繰り返えすことにより、発振回路
４の発振が為され、第２図に示されるような発振
出力OSC−OUTが得られるのである。一方、第
２のシユミツトインバータ１０は、外部端子１の
電位が上昇して、スレツシヨルド電圧VTH2となつ
たとき反転するため、ゲート回路１１のインバー
タ１２の出力Ａは、第２のシユミツトインバータ
１０及びインバータ１２の動作時間分だけ遅れて
“１”となる。しかし、出力Ａが“１”となるタ
イミングは、VTH1＞VTH2であるためと、インバー
タ８の出力Ｂより縦続接続されたインバータの個
数が少ないためにより、インバータ８の出力Ｂが
“１”となるタイミングよりt1だけ早くなつてい
る。また、外部端子１の電位が低下してスレツシ
ヨルド電圧VTL2になると、第２のシユミツトイン
バータ１０は反転し、インバータ１２の出力Ａは
“０”となる。一方、フリツプフロツプを形成す
るNANDゲート１４，１５に於いて、インバー
タ１２の出力Ａがインバータ８の出力Ｂよりt1だ
け早く“１”となることにより、NANDゲート
１５の出力は“１”に保持され、インバータ１６
の出力Ｃは“０”となる。そして、出力Ｂが
“１”となつている状態で出力Ａが“０”となる
ことにより、フリツプフロツプは反転し、
NANDゲート１５の出力は“０”となり、イン
バータ１６の出力Ｃは“１”となる。ここで、出
力Ａが“０”となつてから出力Ｃが“１”となる
までのタイミングの遅れt2は、NANDゲート１
４，１５及びインバータ１６の動作時間の遅れで
ある。更に、出力Ａが“０”の状態で出力Ｂが
“０”となると、NANDゲート１５の出力は
“１”となりインバータ１６の出力Ｃはt2遅れで
“０”となる。従つて、インバータ１２の出力Ａ
とインバータ１６の出力Ｃとが印加されたAND
ゲート１３では、論理積が取れず、その出力
TEST−OUTは“０”のままとなつている。即
ち、発振回路４が発振している状態では、発振回
路４のインバータ８の出力Ｂによつて出力TEST
−OUTの出力が禁止されるのである。
４の発振が為され、第２図に示されるような発振
出力OSC−OUTが得られるのである。一方、第
２のシユミツトインバータ１０は、外部端子１の
電位が上昇して、スレツシヨルド電圧VTH2となつ
たとき反転するため、ゲート回路１１のインバー
タ１２の出力Ａは、第２のシユミツトインバータ
１０及びインバータ１２の動作時間分だけ遅れて
“１”となる。しかし、出力Ａが“１”となるタ
イミングは、VTH1＞VTH2であるためと、インバー
タ８の出力Ｂより縦続接続されたインバータの個
数が少ないためにより、インバータ８の出力Ｂが
“１”となるタイミングよりt1だけ早くなつてい
る。また、外部端子１の電位が低下してスレツシ
ヨルド電圧VTL2になると、第２のシユミツトイン
バータ１０は反転し、インバータ１２の出力Ａは
“０”となる。一方、フリツプフロツプを形成す
るNANDゲート１４，１５に於いて、インバー
タ１２の出力Ａがインバータ８の出力Ｂよりt1だ
け早く“１”となることにより、NANDゲート
１５の出力は“１”に保持され、インバータ１６
の出力Ｃは“０”となる。そして、出力Ｂが
“１”となつている状態で出力Ａが“０”となる
ことにより、フリツプフロツプは反転し、
NANDゲート１５の出力は“０”となり、イン
バータ１６の出力Ｃは“１”となる。ここで、出
力Ａが“０”となつてから出力Ｃが“１”となる
までのタイミングの遅れt2は、NANDゲート１
４，１５及びインバータ１６の動作時間の遅れで
ある。更に、出力Ａが“０”の状態で出力Ｂが
“０”となると、NANDゲート１５の出力は
“１”となりインバータ１６の出力Ｃはt2遅れで
“０”となる。従つて、インバータ１２の出力Ａ
とインバータ１６の出力Ｃとが印加されたAND
ゲート１３では、論理積が取れず、その出力
TEST−OUTは“０”のままとなつている。即
ち、発振回路４が発振している状態では、発振回
路４のインバータ８の出力Ｂによつて出力TEST
−OUTの出力が禁止されるのである。
次に、テスト信号を集積回路に印加する動作を
第３図を参照して説明する。テスト信号は、外部
端子１に時定数回路、即ち、コンデンサ２及び抵
抗３を接続しないで印加するのであるが、その信
号のレベルは、第１のシユミツトインバータ５の
スレツシヨルド電圧VTH1（VDD／２）と第２のシユミ ツトインバータ１０のスレツシヨルド電圧をVTH2
（3VDD／４）の範囲にある電圧VSと電源VDDとの間で 交番するレベルとなる。そこで、テスト信号が電
源VDDレベルのときには、第１のシユミツトイン
バータ５及び第２のシユミツトインバータ１０の
出力は共に“０”となり、発振回路４の発振出力
は“０”、インバータ８の出力Ｂは“１”となり、
更に、ゲート回路１１のインバータ１２の出力Ａ
は“１”、出力Ｃは“１”となる。またテスト信
号が電圧VSとなつたときには、第１のシユミツ
トインバータ５のスレツシヨルド電圧VTL1まで低
下しないため、第１のシユミツトインバータ５の
出力は“０”のままであり、発振出力OSC−
OUT及びインバータ８の出力Ｂは変化しない。
一方、第２のシユミツトインバータ１０では、入
力がスレツシヨルド電圧VTL2より低いため、第２
のシユミツトインバータ１０の出力は“１”とな
り、インバータ１２の出力Ａは“０”となる。即
ち、テスト信号が外部端子１に印加されたときに
は、出力Ｂが常に“１”となり、出力Ａがテスト
信号と同相のパルスとなるため、NANDゲート
１４，１５で形成されるフリツプフロツプの状態
は変化せず、インバータ１６の出力Ｃは常に
“１”となつている。従つて、ANDゲート１３の
出力TEST−OUTからは、テスト信号と同相の
パルスとなる出力Ａが出力され、集積回路内部に
供給される。
第３図を参照して説明する。テスト信号は、外部
端子１に時定数回路、即ち、コンデンサ２及び抵
抗３を接続しないで印加するのであるが、その信
号のレベルは、第１のシユミツトインバータ５の
スレツシヨルド電圧VTH1（VDD／２）と第２のシユミ ツトインバータ１０のスレツシヨルド電圧をVTH2
（3VDD／４）の範囲にある電圧VSと電源VDDとの間で 交番するレベルとなる。そこで、テスト信号が電
源VDDレベルのときには、第１のシユミツトイン
バータ５及び第２のシユミツトインバータ１０の
出力は共に“０”となり、発振回路４の発振出力
は“０”、インバータ８の出力Ｂは“１”となり、
更に、ゲート回路１１のインバータ１２の出力Ａ
は“１”、出力Ｃは“１”となる。またテスト信
号が電圧VSとなつたときには、第１のシユミツ
トインバータ５のスレツシヨルド電圧VTL1まで低
下しないため、第１のシユミツトインバータ５の
出力は“０”のままであり、発振出力OSC−
OUT及びインバータ８の出力Ｂは変化しない。
一方、第２のシユミツトインバータ１０では、入
力がスレツシヨルド電圧VTL2より低いため、第２
のシユミツトインバータ１０の出力は“１”とな
り、インバータ１２の出力Ａは“０”となる。即
ち、テスト信号が外部端子１に印加されたときに
は、出力Ｂが常に“１”となり、出力Ａがテスト
信号と同相のパルスとなるため、NANDゲート
１４，１５で形成されるフリツプフロツプの状態
は変化せず、インバータ１６の出力Ｃは常に
“１”となつている。従つて、ANDゲート１３の
出力TEST−OUTからは、テスト信号と同相の
パルスとなる出力Ａが出力され、集積回路内部に
供給される。
(ト) 考案の効果
上述の如く本考案によれば、発振回路用の外部
端子を用いてテスト信号を入力することが可能と
なるため、テスト用の端子を専用に設ける必要が
なくなり、端子数が減少し全体のパツケージが小
さくできる利点を有している。
端子を用いてテスト信号を入力することが可能と
なるため、テスト用の端子を専用に設ける必要が
なくなり、端子数が減少し全体のパツケージが小
さくできる利点を有している。
第１図は本考案の実施例を示す回路図、第２図
及び第３図は第１図に示された実施例の動作を示
す波形図である。 １…外部端子、２…コンデンサ、３…抵抗、４
…発振回路、５…第１のシユミツトインバータ、
６，７，８…インバータ、９…Ｐチヤンネル
MOSトランジスタ、１０…第２のシユミツトイ
ンバータ、１１…ゲート回路、１２，１６…イン
バータ、１３…ANDゲート、１４，１５…
NANDゲート。
及び第３図は第１図に示された実施例の動作を示
す波形図である。 １…外部端子、２…コンデンサ、３…抵抗、４
…発振回路、５…第１のシユミツトインバータ、
６，７，８…インバータ、９…Ｐチヤンネル
MOSトランジスタ、１０…第２のシユミツトイ
ンバータ、１１…ゲート回路、１２，１６…イン
バータ、１３…ANDゲート、１４，１５…
NANDゲート。
Claims (1)
- 【実用新案登録請求の範囲】 時定数回路が外部接続される発振回路用外部端
子と、該外部端子に入力が接続された第１のシユ
ミツトインバータを含む発振回路とを備えた集積
回路に於いて、前記第１のシユミツトインバータ
のスレツシヨルド電圧をVTH1及びVTL1としたと
き、 VTH1≧VTH2＞VTL2＞VTL1 となるように設定されたスレツシヨルド電圧VTH2
及びVTL2を有する第２のシユミツトインバータ
と、該第２のシユミツトインバータの出力を前記
発振回路の遅延された出力で制御するゲート回路
とを備え、前記外部端子に外部からVTL2＞VS＞
VTL1の範囲の電圧VSと電源VDDとの間で交番する
信号を印加したとき、前記発振回路の出力が停止
され、前記第２のシユミツトインバータの出力が
前記ゲート回路からテスト信号として出力される
ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11845284U JPS6135436U (ja) | 1984-07-31 | 1984-07-31 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11845284U JPS6135436U (ja) | 1984-07-31 | 1984-07-31 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135436U JPS6135436U (ja) | 1986-03-04 |
| JPH0247637Y2 true JPH0247637Y2 (ja) | 1990-12-14 |
Family
ID=30677338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11845284U Granted JPS6135436U (ja) | 1984-07-31 | 1984-07-31 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135436U (ja) |
-
1984
- 1984-07-31 JP JP11845284U patent/JPS6135436U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135436U (ja) | 1986-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4929854A (en) | Clock circuit having a clocked output buffer | |
| US4757214A (en) | Pulse generator circuit | |
| US7733191B2 (en) | Oscillator devices and methods thereof | |
| US6720673B2 (en) | Voltage island fencing | |
| JPS5931083B2 (ja) | 半導体集積回路 | |
| US6388479B1 (en) | Oscillator based power-on-reset circuit | |
| US6518848B2 (en) | Oscillation stop detection circuit | |
| US10727820B2 (en) | Power- and area-efficient clock detector | |
| US5760655A (en) | Stable frequency oscillator having two capacitors that are alternately charged and discharged | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| CN1870430B (zh) | 占空比校正器及校正占空比的方法 | |
| JPH0247637Y2 (ja) | ||
| US5617563A (en) | Duty cycle independent tunable clock | |
| JP3408851B2 (ja) | 同期信号検出装置 | |
| JPS59175218A (ja) | Ｃｍｏｓインバ−タ | |
| JP3105510B2 (ja) | 半導体集積回路 | |
| JP2851354B2 (ja) | バーンイン回路を有する半導体装置 | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPH0494210A (ja) | 電圧制御発振回路 | |
| JP3469827B2 (ja) | Ｐｌｌ回路 | |
| JP3434358B2 (ja) | パワーオンリセット回路 | |
| JPH0222580A (ja) | テスト回路 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| KR0137299B1 (ko) | 프리셋 기능을 가지는 쇼트 펄스 발생기 | |
| JPH118538A (ja) | 繰返し信号停止検出回路 |