JPH0247713A - PLA control device - Google Patents
PLA control deviceInfo
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- JPH0247713A JPH0247713A JP63198208A JP19820888A JPH0247713A JP H0247713 A JPH0247713 A JP H0247713A JP 63198208 A JP63198208 A JP 63198208A JP 19820888 A JP19820888 A JP 19820888A JP H0247713 A JPH0247713 A JP H0247713A
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- JP
- Japan
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- state
- pla
- output
- selector
- flop
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- Pending
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子計算機の順序回路として用いられるＰＬＡ
制御装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a PLA used as a sequential circuit of an electronic computer.
This relates to a control device.
従来の技術 従来のＰＬＡ制御装置の構成概略−例を第８図に示す。Conventional technology An example of a schematic configuration of a conventional PLA control device is shown in FIG.
ＰＬＡ３に現在の状態１１が入力され、次の状態１２が
出力される。この次の状態１２は、フリップフロップ５
に入力され、この出力をＰＬＡ３に入力される。The current state 11 is input to the PLA 3, and the next state 12 is output. This next state 12 is the flip-flop 5
This output is input to PLA3.
このフリップフロップ５は、次の状態１２をクロック１
０でラッチし現在の状態１１をＰＬＡ３に入力し状態マ
シンを構成する。This flip-flop 5 outputs the next state 12 by clock 1.
It latches at 0 and inputs the current state 11 to PLA3 to form a state machine.
この過程を、第９図の状態図を基に状態数４の場合につ
いて以下で説明する。ＰＬＡ３に入力される状態を、状
態１（ＳＬ）と仮定する。外部がら状態を変化させる信
号がＰＬＡ３に入力されると、ＰＬＡ３の出力は状態２
（Ｓ２）へ遷移する。この状態２（Ｓ２）はクロック
１０によりフリップフロップ５でラッチされ、現在の状
態１１となる。以下同様に、状態は遷移していく。この
状態の遷移は、ＰＬＡ３にあらかじめコーディングされ
た状態にのみ行われ、遷移を変更することはできない。This process will be explained below based on the state diagram of FIG. 9 for the case where the number of states is four. Assume that the state input to PLA3 is state 1 (SL). When an external signal that changes the state is input to PLA3, the output of PLA3 changes to state 2.
Transition to (S2). This state 2 (S2) is latched by the flip-flop 5 by the clock 10, and becomes the current state 11. The state changes in the same manner. This state transition is performed only to the state pre-coded in PLA3, and the transition cannot be changed.
第１０図のタイミングチャート図を基に状態数４の場合
について以下で状態遷移の動作を説明する。ＰＬＡ３に
状態１（ＳＬ）が入力されていると仮定する。この状態
１はＰＬＡ３を通過し、次の状態２（Ｓ２）を生成する
。この状態２（Ｓ２）は、クロック１０でフリップフロ
ップ５にラッチされ、ＰＬＡ３に入力される。以下同様
に、状態は遷移していく。The operation of state transition will be described below based on the timing chart of FIG. 10 in the case of four states. Assume that state 1 (SL) is input to PLA3. This state 1 passes through PLA3 and generates the next state 2 (S2). This state 2 (S2) is latched by the flip-flop 5 at the clock 10 and input to the PLA3. The state changes in the same manner.
発明が解決しようとする課題
このように、従来のＰＬＡ制御装置では、ＰＬＡにコー
ディングされた状態の遷移のみ可能であり、任意に遷移
を変更することはできないという問題点がある。もし任
意に状態遷移を行えるようにＰＬＡを構成するためには
、そのハードウェアが大きくなるという欠点がある。Problems to be Solved by the Invention As described above, the conventional PLA control device has a problem in that it is only possible to transition the state coded in the PLA, and the transition cannot be changed arbitrarily. If the PLA were to be configured to allow arbitrary state transitions, the disadvantage would be that the hardware would be large.
本発明は、かかる問題点に鑑みなされたもので、任意・
に状態の遷移が可能な、ＰＬＡ制御装置を新たに提案す
ることを目的としている。The present invention has been made in view of such problems, and is
The purpose of this study is to propose a new PLA control device that is capable of state transition.
課題を解決するための手段
本発明は、第１のセレクタと、第２のセレクタと、ＰＬ
Ａとデコーダとフリップフロップと少なくとも１つのレ
ジスタを有し、前記第１のセレクタはプリセット信号と
少なくとも１つの前記レジスタの出力を入力とし第１の
セレクタ信号により選択され、前記第２のセレクタは前
記第１のセレクタの出力と前記フリップフロップの出力
を入力とし第２のセレクト信号により選択され、前記Ｐ
ＬＡは前記第２のセレクタの出力を入力とし、前記フリ
ップフロップと前記デコーダはクロックと前記ＰＬＡの
出力を入力とし、少なくとも１つの前記レジスタは前記
ＰＬＡの出力と前記デコーダの出力を入力としたことを
特徴とするＰＬＡ制御装置である。Means for Solving the Problems The present invention provides a first selector, a second selector, a PL
A, a decoder, a flip-flop, and at least one register, the first selector receives a preset signal and the output of the at least one register and is selected by the first selector signal, and the second selector receives the output of the at least one register. The output of the first selector and the output of the flip-flop are input, and the P
The LA receives the output of the second selector as an input, the flip-flop and the decoder receive a clock and the output of the PLA, and at least one of the registers receives the output of the PLA and the decoder as inputs. This is a PLA control device characterized by:
作用
ＰＬＡに入力される状態は、セレクタにより任意の状態
を選択できる。この状態は、レジスタに格納された状態
、または外部から与えることができる。この構成により
、ＰＬＡのハードウェアを大きくすることな（、ＰＬＡ
でコーディングされた状態の遷移以外に任意の状態の遷
移が可能となる。Any state can be selected by the selector as the state input to the action PLA. This state can be stored in a register or provided externally. This configuration eliminates the need to increase the size of PLA hardware (, PLA
In addition to the state transitions coded in , any state transitions are possible.
実施例
本発明の第１の実施例に於けるＰＬＡ制御装置の構成概
略を第１図に示す。セレクタ１により選択された現在の
状態１１がＰＬＡ３に入力される。この出力は次の状態
１２となり、フリップフロップ５にクロック１０に同期
してラッチされる。セレクタ１はこのフリップフロップ
５の出力または、外部からのプリセット信号９により与
えられる状態を選択して任意の状態をＰＬＡ３に入力す
ることができる。Embodiment FIG. 1 shows a schematic configuration of a PLA control device in a first embodiment of the present invention. The current state 11 selected by selector 1 is input to PLA3. This output becomes the next state 12 and is latched by the flip-flop 5 in synchronization with the clock 10. The selector 1 can select the output of the flip-flop 5 or the state given by the preset signal 9 from the outside and input any state to the PLA 3.
この過程を第２図の状態遷移図を基に状態数４の場合に
ついて以下で説明する。状態１（Ｓｌ）を初期状態とす
る。外部から状態を変化させる信号がＰＬＡ３に入力さ
れると、ＰＬＡ３の出力は状態２ （Ｓ２）へ遷移する
。この状態２ （Ｓ２）は、クロック１０によりフリッ
プフロップ５でラッチされる。セレクタ１はフリップフ
ロップ５の出力を選択したとすれば、次の状態は状態３
（Ｓ３）となる。次にセレクタがプリセット信号により
状７１！１４（Ｓ４）を選択したとすれば、現在の状態
１１は状態４ （Ｓ４）となり、ＰＬＡは状ｔ’！１（
ＳＬ）を出力する。つまりプリセット信号により任意に
遷移を変更できる。This process will be explained below based on the state transition diagram of FIG. 2 for the case where the number of states is four. Let state 1 (Sl) be the initial state. When a signal that changes the state is externally input to the PLA3, the output of the PLA3 transitions to state 2 (S2). This state 2 (S2) is latched by the flip-flop 5 by the clock 10. If selector 1 selects the output of flip-flop 5, the next state is state 3.
(S3). Next, if the selector selects state 71!14 (S4) by the preset signal, the current state 11 becomes state 4 (S4), and PLA becomes state t'! 1(
SL) is output. In other words, the transition can be changed arbitrarily using the preset signal.
第３図の、タイミングチャート図を基に以下で状態遷移
の動作を説明する。ＰＬＡ３に状態１（Ｓｌ〉が入力さ
れていると仮定する。この状態１（Ｓｌ）はＰＬＡ３を
通過し、次の状態２（Ｓ２）を生成する。この状態２（
Ｓ２）はクロック１０でフリップフロップ５にラッチさ
れる。次にセレクタ１はセレクト信号７によりフリップ
フロップ５の出力を選択したとすれば、次の状態は状態
３（Ｓ３）となる。次にセレクタがプリセット信号の状
態４（Ｓ４）を選択したとすれば現在の状態１１は状態
４（Ｓ４）となりＰＬＡは状態１（ＳＬ）を出力する。The state transition operation will be explained below based on the timing chart shown in FIG. Assume that state 1 (Sl) is input to PLA3. This state 1 (Sl) passes through PLA3 and generates the next state 2 (S2). This state 2 (
S2) is latched by the flip-flop 5 at the clock 10. Next, if the selector 1 selects the output of the flip-flop 5 using the select signal 7, the next state will be state 3 (S3). Next, if the selector selects state 4 (S4) of the preset signal, the current state 11 becomes state 4 (S4) and the PLA outputs state 1 (SL).
つまりプリセット信号により任意の状態に遷移を変更で
きる。In other words, the transition can be changed to any state using the preset signal.
第４図は本発明の第２の実施例を示すＰＬＡ制御装置の
構成概略図である。前記第１図の第１の実施例の構成と
異なる点は、セレクタ１で選択する信号を、前記プリセ
ット信号の代りにレジスタ６で格納しておいた状態を使
用することである。FIG. 4 is a schematic diagram of the configuration of a PLA control device showing a second embodiment of the present invention. The difference from the configuration of the first embodiment shown in FIG. 1 is that the signal selected by the selector 1 is stored in the register 6 instead of the preset signal.
このレジスタ６に状態を格納してお（ために、ＰＬＡ３
の出力する次の状態１２をデコードして、必要な状態を
クロックでラッチする。The state is stored in this register 6 (in order to
The next state 12 output by is decoded and the required state is latched by the clock.
この動作を第５図のタイミングチャートを基に状態数４
の場合について以下で説明する。前記第３図の第１の実
施例の動作と異なる点は、前記プリセット信号代りに、
ＰＬＡ３の出力する次の状態１２をデコードして、必要
な状態をレジスタ６に格納した信号を使用することであ
る。状態２（Ｓ２）をデコーダ４によりデコードしてレ
ジスタ６ヘクロツク１０に同期して格納する。このレジ
スタ出力の状態２（Ｓ２）をセレクト信号７により選択
すれば、次の状態１２は状態３ （Ｓ３）へ遷移するこ
とができる。The number of states is 4 based on the timing chart in Figure 5.
The case will be explained below. The difference from the operation of the first embodiment shown in FIG. 3 is that instead of the preset signal,
The next method is to decode the next state 12 output from the PLA 3 and use a signal in which the necessary state is stored in the register 6. State 2 (S2) is decoded by the decoder 4 and stored in the register 6 in synchronization with the clock 10. If this register output state 2 (S2) is selected by the select signal 7, the next state 12 can transition to state 3 (S3).
第６図は本発明の第３の実施例を示すＰＬＡ制御装置の
構成概略図である。前記第１図の第１の実施例の構成と
異なる点は、前記セレクタを第１のセレクタ１と第２の
セレクタ２におき換え、プリセット信号９とレジスタ６
の出力する状態とフリップフロップ５の出力する状態を
選択することにある。レジスタ６へ状態を格納する方法
は、前記第４図のデコーダによる方法と同様である。FIG. 6 is a schematic diagram of the configuration of a PLA control device showing a third embodiment of the present invention. The difference from the configuration of the first embodiment shown in FIG. 1 is that the selectors are replaced with a first selector 1 and a second selector 2, and the preset signal 9 and register 6
The purpose is to select the output state of the flip-flop 5 and the output state of the flip-flop 5. The method of storing the state in the register 6 is similar to the method using the decoder shown in FIG. 4 above.
この動作を第７図のタイミングチャートを基に状態数４
の場合について以下で説明する。ＰＬＡ３の入力は状態
１（Ｓｌ）と仮定する。この状態１ ハＰ Ｌ Ａ ３
を通過して次の状ｆ１２（Ｓ２）を生成する。この状態
２ （Ｓ２）は、クロック１０でフリップフロップ５と
レジスタ６によりラッチされる。次に第２のセレクタ２
が第２のセレクト信号８によりフリップフロップ５の出
力を選択したとすれば、ＰＬＡ３の出力は状態３（Ｓ３
）となる。次に第１のセレクタ１が第１のセレクト信号
によりプリセット信号の状態４ （Ｓ４）を選択し、第
２のセレクタ２がこのプリセット信号を選択すればＰＬ
Ａ３の出力は状態１ （ＳＬ）となる。次に第１のセレ
クタにより前記レジスタに格納した状態２ （Ｓ２）を
選択しＰＬＡの出力は状態３ （Ｓ３）へ遷移する。The number of states is 4 based on the timing chart in Figure 7.
The case will be explained below. It is assumed that the input of PLA3 is in state 1 (Sl). This state 1 Ha P L A 3
to generate the next state f12 (S2). This state 2 (S2) is latched by the flip-flop 5 and the register 6 at the clock 10. Then the second selector 2
Suppose that the output of the flip-flop 5 is selected by the second select signal 8, the output of the PLA3 is in state 3 (S3
). Next, the first selector 1 selects state 4 (S4) of the preset signal by the first select signal, and if the second selector 2 selects this preset signal, the PL
The output of A3 becomes state 1 (SL). Next, the first selector selects state 2 (S2) stored in the register, and the output of the PLA transits to state 3 (S3).
以上のように本実施例によれば、ＰＬＡのハードウェア
を太き（することなく、ＰＬＡでコーディングされた状
態の遷移以外に任意の遷移が可能となる。As described above, according to this embodiment, any transition other than the state transition coded in the PLA is possible without increasing the PLA hardware.
発明の効果
ＰＬＡ制御装置に入力する状態を選択するセレクタおよ
び、状態を格納するレジスタを設けることにより、ＰＬ
Ａへの入力を任意に選択することが出来る。Effects of the Invention By providing a selector for selecting the state to be input to the PLA control device and a register for storing the state, the PLA
The input to A can be arbitrarily selected.
このためＰＬＡのコーディングにより状態の遷移を任意
に変更するために、ＰＬＡのハードウェアを太き（する
ことなく、レジスタに以前の状態を格納しておくか、ま
たは外部がらプリセット信号として現在の状態をセレク
タで選択してＰＬＡに入力することにより状態の遷移の
切替えを容易に行うことが可能となる。Therefore, in order to arbitrarily change the state transition by coding the PLA, it is necessary to store the previous state in a register without changing the PLA hardware, or to change the current state as a preset signal externally. By selecting with a selector and inputting it to the PLA, it becomes possible to easily switch the state transition.
第１図は本発明の第１の実施例におけるＰＬＡ制御装置
の構成概略図、第２図は同装置の状態図、第３図は同装
置のタイミングチャート図、第４図は本発明の第２の実
施例におけるＰＬＡ制御装置の構成概略図、第５図は同
装置のタイミングチャート図、第６図は本発明の第３の
実施例におけるＰＬＡ制御装置の構成概略図、第７図は
同装置のタイミングチャート図、第８図は従来のＰＬＡ
制御装置の構成概略図、第９図は同装置の状態図、第１
０図は同装置のタイミングチャート図である。
１・・・・・・セレクタ（第１のセレクタ）、２・・・
・・・第２のセレクタ、３・・・・・・ＰＬＡ、４・・
・・・・デコーダ、６・・・・・・レジスタ、９・・・
・・・プリセット信号、１１・・・・・・現在の状態、
１２・・・・・・次の状態。
代理人の氏名 弁理士 粟野重孝 ほか１名謝
鋒
へFIG. 1 is a schematic configuration diagram of a PLA control device according to a first embodiment of the present invention, FIG. 2 is a state diagram of the device, FIG. 3 is a timing chart of the device, and FIG. 4 is a diagram of a PLA control device according to the present invention. 5 is a timing chart of the same device, FIG. 6 is a schematic diagram of the configuration of the PLA control device in the third embodiment of the present invention, and FIG. 7 is a diagram of the same device. The timing chart of the device, Figure 8 is the conventional PLA
A schematic diagram of the configuration of the control device, FIG. 9 is a state diagram of the device,
Figure 0 is a timing chart of the same device. 1...Selector (first selector), 2...
...Second selector, 3...PLA, 4...
...Decoder, 6...Register, 9...
...Preset signal, 11...Current status,
12...Next state. Name of agent: Patent attorney Shigetaka Awano and one other person to Xie Feng
Claims (3)
、前記セレクタはプリセット信号と前記フリップフロッ
プの出力を入力としセレクト信号により選択され、前記
ＰＬＡは前記セレクタの出力を入力とし、前記フリップ
フロップは前記ＰＬＡの出力とクロックを入力としたこ
とを特徴とするＰＬＡ制御装置。(1) It has a selector, a PLA, and a flip-flop, the selector receives a preset signal and the output of the flip-flop as input and is selected by a select signal, the PLA receives the output of the selector as input, and the flip-flop receives a preset signal and the output of the flip-flop as input. A PLA control device characterized in that the output of the PLA and a clock are input.
ロップと、少なくとも１つのレジスタを有し、前記セレ
クタは前記フリップフロップの出力と少なくとも１つの
前記レジスタの出力を入力としセレクト信号により選択
され、前記ＰＬＡは前記セレクタの出力を入力とし、前
記フリップフロップと前記デコーダはクロックと前記Ｐ
ＬＡの出力を入力とし、少なくとも１つの前記レジスタ
は前記ＰＬＡの出力と前記デコーダの出力を入力とした
ことを特徴とするＰＬＡ制御装置。(2) The selector includes a selector, a PLA, a decoder, a flip-flop, and at least one register, and the selector receives the output of the flip-flop and the output of at least one of the registers, and is selected by a select signal; The PLA inputs the output of the selector, and the flip-flop and the decoder input the clock and the PLA.
A PLA control device, wherein the output of the LA is input, and at least one of the registers receives the output of the PLA and the output of the decoder.
、デコーダと、フリップフロップと、少なくとも１つの
レジスタを有し、前記第１のセレクタはプリセット信号
と少なくとも１つの前記レジスタの出力を入力とし第１
のセレクト信号により選択され、前記第２のセレクタは
前記第１のセレクタの出力と前記フリップフロップの出
力を入力とし第２のセレクト信号により選択され、前記
ＰＬＡは前記第２のセレクタの出力を入力とし、前記フ
リップフロップと前記デコーダはクロックと前記ＰＬＡ
の出力を入力とし、少なくとも１つの前記レジスタは前
記ＰＬＡの出力と前記デコーダの出力を入力としたこと
を特徴とするＰＬＡ制御装置。(3) It has a first selector, a second selector, a PLA, a decoder, a flip-flop, and at least one register, and the first selector receives a preset signal and the output of the at least one register. As input, the first
The second selector receives the output of the first selector and the output of the flip-flop and is selected by the second select signal, and the PLA receives the output of the second selector as input. and the flip-flop and the decoder are connected to a clock and the PLA
A PLA control device, wherein the output of the PLA and the output of the decoder are input to at least one of the registers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198208A JPH0247713A (en) | 1988-08-09 | 1988-08-09 | PLA control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198208A JPH0247713A (en) | 1988-08-09 | 1988-08-09 | PLA control device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247713A true JPH0247713A (en) | 1990-02-16 |
Family
ID=16387281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198208A Pending JPH0247713A (en) | 1988-08-09 | 1988-08-09 | PLA control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247713A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432923A (en) * | 1990-05-22 | 1992-02-04 | Mitsubishi Electric Corp | Sequence circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620335A (en) * | 1979-07-27 | 1981-02-25 | Nec Corp | Program logic array |
-
1988
- 1988-08-09 JP JP63198208A patent/JPH0247713A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620335A (en) * | 1979-07-27 | 1981-02-25 | Nec Corp | Program logic array |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432923A (en) * | 1990-05-22 | 1992-02-04 | Mitsubishi Electric Corp | Sequence circuit |
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