JPH0247713A - Ｐｌａ制御装置 - Google Patents
Ｐｌａ制御装置Info
- Publication number
- JPH0247713A JPH0247713A JP63198208A JP19820888A JPH0247713A JP H0247713 A JPH0247713 A JP H0247713A JP 63198208 A JP63198208 A JP 63198208A JP 19820888 A JP19820888 A JP 19820888A JP H0247713 A JPH0247713 A JP H0247713A
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- JP
- Japan
- Prior art keywords
- state
- pla
- output
- selector
- flop
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子計算機の順序回路として用いられるＰＬＡ
制御装置に関するものである。
制御装置に関するものである。
従来の技術
従来のＰＬＡ制御装置の構成概略−例を第８図に示す。
ＰＬＡ３に現在の状態１１が入力され、次の状態１２が
出力される。この次の状態１２は、フリップフロップ５
に入力され、この出力をＰＬＡ３に入力される。
出力される。この次の状態１２は、フリップフロップ５
に入力され、この出力をＰＬＡ３に入力される。
このフリップフロップ５は、次の状態１２をクロック１
０でラッチし現在の状態１１をＰＬＡ３に入力し状態マ
シンを構成する。
０でラッチし現在の状態１１をＰＬＡ３に入力し状態マ
シンを構成する。
この過程を、第９図の状態図を基に状態数４の場合につ
いて以下で説明する。ＰＬＡ３に入力される状態を、状
態１（ＳＬ）と仮定する。外部がら状態を変化させる信
号がＰＬＡ３に入力されると、ＰＬＡ３の出力は状態２
（Ｓ２）へ遷移する。この状態２（Ｓ２）はクロック
１０によりフリップフロップ５でラッチされ、現在の状
態１１となる。以下同様に、状態は遷移していく。この
状態の遷移は、ＰＬＡ３にあらかじめコーディングされ
た状態にのみ行われ、遷移を変更することはできない。
いて以下で説明する。ＰＬＡ３に入力される状態を、状
態１（ＳＬ）と仮定する。外部がら状態を変化させる信
号がＰＬＡ３に入力されると、ＰＬＡ３の出力は状態２
（Ｓ２）へ遷移する。この状態２（Ｓ２）はクロック
１０によりフリップフロップ５でラッチされ、現在の状
態１１となる。以下同様に、状態は遷移していく。この
状態の遷移は、ＰＬＡ３にあらかじめコーディングされ
た状態にのみ行われ、遷移を変更することはできない。
第１０図のタイミングチャート図を基に状態数４の場合
について以下で状態遷移の動作を説明する。ＰＬＡ３に
状態１（ＳＬ）が入力されていると仮定する。この状態
１はＰＬＡ３を通過し、次の状態２（Ｓ２）を生成する
。この状態２（Ｓ２）は、クロック１０でフリップフロ
ップ５にラッチされ、ＰＬＡ３に入力される。以下同様
に、状態は遷移していく。
について以下で状態遷移の動作を説明する。ＰＬＡ３に
状態１（ＳＬ）が入力されていると仮定する。この状態
１はＰＬＡ３を通過し、次の状態２（Ｓ２）を生成する
。この状態２（Ｓ２）は、クロック１０でフリップフロ
ップ５にラッチされ、ＰＬＡ３に入力される。以下同様
に、状態は遷移していく。
発明が解決しようとする課題
このように、従来のＰＬＡ制御装置では、ＰＬＡにコー
ディングされた状態の遷移のみ可能であり、任意に遷移
を変更することはできないという問題点がある。もし任
意に状態遷移を行えるようにＰＬＡを構成するためには
、そのハードウェアが大きくなるという欠点がある。
ディングされた状態の遷移のみ可能であり、任意に遷移
を変更することはできないという問題点がある。もし任
意に状態遷移を行えるようにＰＬＡを構成するためには
、そのハードウェアが大きくなるという欠点がある。
本発明は、かかる問題点に鑑みなされたもので、任意・
に状態の遷移が可能な、ＰＬＡ制御装置を新たに提案す
ることを目的としている。
に状態の遷移が可能な、ＰＬＡ制御装置を新たに提案す
ることを目的としている。
課題を解決するための手段
本発明は、第１のセレクタと、第２のセレクタと、ＰＬ
Ａとデコーダとフリップフロップと少なくとも１つのレ
ジスタを有し、前記第１のセレクタはプリセット信号と
少なくとも１つの前記レジスタの出力を入力とし第１の
セレクタ信号により選択され、前記第２のセレクタは前
記第１のセレクタの出力と前記フリップフロップの出力
を入力とし第２のセレクト信号により選択され、前記Ｐ
ＬＡは前記第２のセレクタの出力を入力とし、前記フリ
ップフロップと前記デコーダはクロックと前記ＰＬＡの
出力を入力とし、少なくとも１つの前記レジスタは前記
ＰＬＡの出力と前記デコーダの出力を入力としたことを
特徴とするＰＬＡ制御装置である。
Ａとデコーダとフリップフロップと少なくとも１つのレ
ジスタを有し、前記第１のセレクタはプリセット信号と
少なくとも１つの前記レジスタの出力を入力とし第１の
セレクタ信号により選択され、前記第２のセレクタは前
記第１のセレクタの出力と前記フリップフロップの出力
を入力とし第２のセレクト信号により選択され、前記Ｐ
ＬＡは前記第２のセレクタの出力を入力とし、前記フリ
ップフロップと前記デコーダはクロックと前記ＰＬＡの
出力を入力とし、少なくとも１つの前記レジスタは前記
ＰＬＡの出力と前記デコーダの出力を入力としたことを
特徴とするＰＬＡ制御装置である。
作用
ＰＬＡに入力される状態は、セレクタにより任意の状態
を選択できる。この状態は、レジスタに格納された状態
、または外部から与えることができる。この構成により
、ＰＬＡのハードウェアを大きくすることな（、ＰＬＡ
でコーディングされた状態の遷移以外に任意の状態の遷
移が可能となる。
を選択できる。この状態は、レジスタに格納された状態
、または外部から与えることができる。この構成により
、ＰＬＡのハードウェアを大きくすることな（、ＰＬＡ
でコーディングされた状態の遷移以外に任意の状態の遷
移が可能となる。
実施例
本発明の第１の実施例に於けるＰＬＡ制御装置の構成概
略を第１図に示す。セレクタ１により選択された現在の
状態１１がＰＬＡ３に入力される。この出力は次の状態
１２となり、フリップフロップ５にクロック１０に同期
してラッチされる。セレクタ１はこのフリップフロップ
５の出力または、外部からのプリセット信号９により与
えられる状態を選択して任意の状態をＰＬＡ３に入力す
ることができる。
略を第１図に示す。セレクタ１により選択された現在の
状態１１がＰＬＡ３に入力される。この出力は次の状態
１２となり、フリップフロップ５にクロック１０に同期
してラッチされる。セレクタ１はこのフリップフロップ
５の出力または、外部からのプリセット信号９により与
えられる状態を選択して任意の状態をＰＬＡ３に入力す
ることができる。
この過程を第２図の状態遷移図を基に状態数４の場合に
ついて以下で説明する。状態１（Ｓｌ）を初期状態とす
る。外部から状態を変化させる信号がＰＬＡ３に入力さ
れると、ＰＬＡ３の出力は状態２ （Ｓ２）へ遷移する
。この状態２ （Ｓ２）は、クロック１０によりフリッ
プフロップ５でラッチされる。セレクタ１はフリップフ
ロップ５の出力を選択したとすれば、次の状態は状態３
（Ｓ３）となる。次にセレクタがプリセット信号により
状７１！１４（Ｓ４）を選択したとすれば、現在の状態
１１は状態４ （Ｓ４）となり、ＰＬＡは状ｔ’！１（
ＳＬ）を出力する。つまりプリセット信号により任意に
遷移を変更できる。
ついて以下で説明する。状態１（Ｓｌ）を初期状態とす
る。外部から状態を変化させる信号がＰＬＡ３に入力さ
れると、ＰＬＡ３の出力は状態２ （Ｓ２）へ遷移する
。この状態２ （Ｓ２）は、クロック１０によりフリッ
プフロップ５でラッチされる。セレクタ１はフリップフ
ロップ５の出力を選択したとすれば、次の状態は状態３
（Ｓ３）となる。次にセレクタがプリセット信号により
状７１！１４（Ｓ４）を選択したとすれば、現在の状態
１１は状態４ （Ｓ４）となり、ＰＬＡは状ｔ’！１（
ＳＬ）を出力する。つまりプリセット信号により任意に
遷移を変更できる。
第３図の、タイミングチャート図を基に以下で状態遷移
の動作を説明する。ＰＬＡ３に状態１（Ｓｌ〉が入力さ
れていると仮定する。この状態１（Ｓｌ）はＰＬＡ３を
通過し、次の状態２（Ｓ２）を生成する。この状態２（
Ｓ２）はクロック１０でフリップフロップ５にラッチさ
れる。次にセレクタ１はセレクト信号７によりフリップ
フロップ５の出力を選択したとすれば、次の状態は状態
３（Ｓ３）となる。次にセレクタがプリセット信号の状
態４（Ｓ４）を選択したとすれば現在の状態１１は状態
４（Ｓ４）となりＰＬＡは状態１（ＳＬ）を出力する。
の動作を説明する。ＰＬＡ３に状態１（Ｓｌ〉が入力さ
れていると仮定する。この状態１（Ｓｌ）はＰＬＡ３を
通過し、次の状態２（Ｓ２）を生成する。この状態２（
Ｓ２）はクロック１０でフリップフロップ５にラッチさ
れる。次にセレクタ１はセレクト信号７によりフリップ
フロップ５の出力を選択したとすれば、次の状態は状態
３（Ｓ３）となる。次にセレクタがプリセット信号の状
態４（Ｓ４）を選択したとすれば現在の状態１１は状態
４（Ｓ４）となりＰＬＡは状態１（ＳＬ）を出力する。
つまりプリセット信号により任意の状態に遷移を変更で
きる。
きる。
第４図は本発明の第２の実施例を示すＰＬＡ制御装置の
構成概略図である。前記第１図の第１の実施例の構成と
異なる点は、セレクタ１で選択する信号を、前記プリセ
ット信号の代りにレジスタ６で格納しておいた状態を使
用することである。
構成概略図である。前記第１図の第１の実施例の構成と
異なる点は、セレクタ１で選択する信号を、前記プリセ
ット信号の代りにレジスタ６で格納しておいた状態を使
用することである。
このレジスタ６に状態を格納してお（ために、ＰＬＡ３
の出力する次の状態１２をデコードして、必要な状態を
クロックでラッチする。
の出力する次の状態１２をデコードして、必要な状態を
クロックでラッチする。
この動作を第５図のタイミングチャートを基に状態数４
の場合について以下で説明する。前記第３図の第１の実
施例の動作と異なる点は、前記プリセット信号代りに、
ＰＬＡ３の出力する次の状態１２をデコードして、必要
な状態をレジスタ６に格納した信号を使用することであ
る。状態２（Ｓ２）をデコーダ４によりデコードしてレ
ジスタ６ヘクロツク１０に同期して格納する。このレジ
スタ出力の状態２（Ｓ２）をセレクト信号７により選択
すれば、次の状態１２は状態３ （Ｓ３）へ遷移するこ
とができる。
の場合について以下で説明する。前記第３図の第１の実
施例の動作と異なる点は、前記プリセット信号代りに、
ＰＬＡ３の出力する次の状態１２をデコードして、必要
な状態をレジスタ６に格納した信号を使用することであ
る。状態２（Ｓ２）をデコーダ４によりデコードしてレ
ジスタ６ヘクロツク１０に同期して格納する。このレジ
スタ出力の状態２（Ｓ２）をセレクト信号７により選択
すれば、次の状態１２は状態３ （Ｓ３）へ遷移するこ
とができる。
第６図は本発明の第３の実施例を示すＰＬＡ制御装置の
構成概略図である。前記第１図の第１の実施例の構成と
異なる点は、前記セレクタを第１のセレクタ１と第２の
セレクタ２におき換え、プリセット信号９とレジスタ６
の出力する状態とフリップフロップ５の出力する状態を
選択することにある。レジスタ６へ状態を格納する方法
は、前記第４図のデコーダによる方法と同様である。
構成概略図である。前記第１図の第１の実施例の構成と
異なる点は、前記セレクタを第１のセレクタ１と第２の
セレクタ２におき換え、プリセット信号９とレジスタ６
の出力する状態とフリップフロップ５の出力する状態を
選択することにある。レジスタ６へ状態を格納する方法
は、前記第４図のデコーダによる方法と同様である。
この動作を第７図のタイミングチャートを基に状態数４
の場合について以下で説明する。ＰＬＡ３の入力は状態
１（Ｓｌ）と仮定する。この状態１ ハＰ Ｌ Ａ ３
を通過して次の状ｆ１２（Ｓ２）を生成する。この状態
２ （Ｓ２）は、クロック１０でフリップフロップ５と
レジスタ６によりラッチされる。次に第２のセレクタ２
が第２のセレクト信号８によりフリップフロップ５の出
力を選択したとすれば、ＰＬＡ３の出力は状態３（Ｓ３
）となる。次に第１のセレクタ１が第１のセレクト信号
によりプリセット信号の状態４ （Ｓ４）を選択し、第
２のセレクタ２がこのプリセット信号を選択すればＰＬ
Ａ３の出力は状態１ （ＳＬ）となる。次に第１のセレ
クタにより前記レジスタに格納した状態２ （Ｓ２）を
選択しＰＬＡの出力は状態３ （Ｓ３）へ遷移する。
の場合について以下で説明する。ＰＬＡ３の入力は状態
１（Ｓｌ）と仮定する。この状態１ ハＰ Ｌ Ａ ３
を通過して次の状ｆ１２（Ｓ２）を生成する。この状態
２ （Ｓ２）は、クロック１０でフリップフロップ５と
レジスタ６によりラッチされる。次に第２のセレクタ２
が第２のセレクト信号８によりフリップフロップ５の出
力を選択したとすれば、ＰＬＡ３の出力は状態３（Ｓ３
）となる。次に第１のセレクタ１が第１のセレクト信号
によりプリセット信号の状態４ （Ｓ４）を選択し、第
２のセレクタ２がこのプリセット信号を選択すればＰＬ
Ａ３の出力は状態１ （ＳＬ）となる。次に第１のセレ
クタにより前記レジスタに格納した状態２ （Ｓ２）を
選択しＰＬＡの出力は状態３ （Ｓ３）へ遷移する。
以上のように本実施例によれば、ＰＬＡのハードウェア
を太き（することなく、ＰＬＡでコーディングされた状
態の遷移以外に任意の遷移が可能となる。
を太き（することなく、ＰＬＡでコーディングされた状
態の遷移以外に任意の遷移が可能となる。
発明の効果
ＰＬＡ制御装置に入力する状態を選択するセレクタおよ
び、状態を格納するレジスタを設けることにより、ＰＬ
Ａへの入力を任意に選択することが出来る。
び、状態を格納するレジスタを設けることにより、ＰＬ
Ａへの入力を任意に選択することが出来る。
このためＰＬＡのコーディングにより状態の遷移を任意
に変更するために、ＰＬＡのハードウェアを太き（する
ことなく、レジスタに以前の状態を格納しておくか、ま
たは外部がらプリセット信号として現在の状態をセレク
タで選択してＰＬＡに入力することにより状態の遷移の
切替えを容易に行うことが可能となる。
に変更するために、ＰＬＡのハードウェアを太き（する
ことなく、レジスタに以前の状態を格納しておくか、ま
たは外部がらプリセット信号として現在の状態をセレク
タで選択してＰＬＡに入力することにより状態の遷移の
切替えを容易に行うことが可能となる。
第１図は本発明の第１の実施例におけるＰＬＡ制御装置
の構成概略図、第２図は同装置の状態図、第３図は同装
置のタイミングチャート図、第４図は本発明の第２の実
施例におけるＰＬＡ制御装置の構成概略図、第５図は同
装置のタイミングチャート図、第６図は本発明の第３の
実施例におけるＰＬＡ制御装置の構成概略図、第７図は
同装置のタイミングチャート図、第８図は従来のＰＬＡ
制御装置の構成概略図、第９図は同装置の状態図、第１
０図は同装置のタイミングチャート図である。 １・・・・・・セレクタ（第１のセレクタ）、２・・・
・・・第２のセレクタ、３・・・・・・ＰＬＡ、４・・
・・・・デコーダ、６・・・・・・レジスタ、９・・・
・・・プリセット信号、１１・・・・・・現在の状態、
１２・・・・・・次の状態。 代理人の氏名 弁理士 粟野重孝 ほか１名謝 鋒 へ
の構成概略図、第２図は同装置の状態図、第３図は同装
置のタイミングチャート図、第４図は本発明の第２の実
施例におけるＰＬＡ制御装置の構成概略図、第５図は同
装置のタイミングチャート図、第６図は本発明の第３の
実施例におけるＰＬＡ制御装置の構成概略図、第７図は
同装置のタイミングチャート図、第８図は従来のＰＬＡ
制御装置の構成概略図、第９図は同装置の状態図、第１
０図は同装置のタイミングチャート図である。 １・・・・・・セレクタ（第１のセレクタ）、２・・・
・・・第２のセレクタ、３・・・・・・ＰＬＡ、４・・
・・・・デコーダ、６・・・・・・レジスタ、９・・・
・・・プリセット信号、１１・・・・・・現在の状態、
１２・・・・・・次の状態。 代理人の氏名 弁理士 粟野重孝 ほか１名謝 鋒 へ
Claims (3)
- （１）セレクタと、ＰＬＡと、フリップフロップを有し
、前記セレクタはプリセット信号と前記フリップフロッ
プの出力を入力としセレクト信号により選択され、前記
ＰＬＡは前記セレクタの出力を入力とし、前記フリップ
フロップは前記ＰＬＡの出力とクロックを入力としたこ
とを特徴とするＰＬＡ制御装置。 - （２）セレクタと、ＰＬＡと、デコーダと、フリップフ
ロップと、少なくとも１つのレジスタを有し、前記セレ
クタは前記フリップフロップの出力と少なくとも１つの
前記レジスタの出力を入力としセレクト信号により選択
され、前記ＰＬＡは前記セレクタの出力を入力とし、前
記フリップフロップと前記デコーダはクロックと前記Ｐ
ＬＡの出力を入力とし、少なくとも１つの前記レジスタ
は前記ＰＬＡの出力と前記デコーダの出力を入力とした
ことを特徴とするＰＬＡ制御装置。 - （３）第１のセレクタと、第２のセレクタと、ＰＬＡと
、デコーダと、フリップフロップと、少なくとも１つの
レジスタを有し、前記第１のセレクタはプリセット信号
と少なくとも１つの前記レジスタの出力を入力とし第１
のセレクト信号により選択され、前記第２のセレクタは
前記第１のセレクタの出力と前記フリップフロップの出
力を入力とし第２のセレクト信号により選択され、前記
ＰＬＡは前記第２のセレクタの出力を入力とし、前記フ
リップフロップと前記デコーダはクロックと前記ＰＬＡ
の出力を入力とし、少なくとも１つの前記レジスタは前
記ＰＬＡの出力と前記デコーダの出力を入力としたこと
を特徴とするＰＬＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198208A JPH0247713A (ja) | 1988-08-09 | 1988-08-09 | Ｐｌａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198208A JPH0247713A (ja) | 1988-08-09 | 1988-08-09 | Ｐｌａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247713A true JPH0247713A (ja) | 1990-02-16 |
Family
ID=16387281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198208A Pending JPH0247713A (ja) | 1988-08-09 | 1988-08-09 | Ｐｌａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432923A (ja) * | 1990-05-22 | 1992-02-04 | Mitsubishi Electric Corp | 順序回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620335A (en) * | 1979-07-27 | 1981-02-25 | Nec Corp | Program logic array |
-
1988
- 1988-08-09 JP JP63198208A patent/JPH0247713A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620335A (en) * | 1979-07-27 | 1981-02-25 | Nec Corp | Program logic array |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432923A (ja) * | 1990-05-22 | 1992-02-04 | Mitsubishi Electric Corp | 順序回路 |
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