JPH0247716A - キャリー伝達回路 - Google Patents
キャリー伝達回路Info
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- JPH0247716A JPH0247716A JP19928688A JP19928688A JPH0247716A JP H0247716 A JPH0247716 A JP H0247716A JP 19928688 A JP19928688 A JP 19928688A JP 19928688 A JP19928688 A JP 19928688A JP H0247716 A JPH0247716 A JP H0247716A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル回路に関し、特にデータ処理時にキャ
リーの伝達をおこなうデジタル回路に関する。
リーの伝達をおこなうデジタル回路に関する。
第２図は、この種のデジタル回路の従来例の回路図であ
り、入力データＡとＢの加算をおこなう加算回路のに桁
からに＋３桁までの回路構成を示している。
り、入力データＡとＢの加算をおこなう加算回路のに桁
からに＋３桁までの回路構成を示している。
、二の加算回路は、同じ構成の４つの全加算器３７ａ〜
３７ｄと、キャリー（ＣＹ）伝達経路Ｌｌ（図中太線で
示されている）と、ＮＯＲ（ノア）ゲート４５〜４８と
からなっており、さらに全加算器３７ａ（全加算器３７
ｂ〜３７ｄ）は、各桁のデータの加算の結果得られる和
（サム）を出力する排他的論理和ゲート４０とキャリー
を出力するアンドゲート４１からなる半加算器４９と、
上述の和（排他的論理和ゲート４０の出力）と下位桁か
ら送られてくるキャリーとを加算して各桁の最終的な加
算結果りえ（ＤＫ＋、〜ＤＫ＋３）を出力する排他的論
理和ゲート４２とトランスファーゲート４４を構成する
ＮＭＯＳトランジスタ４４とプリチャージ（特定タイミ
ングでラインを電源レベルにセットアツプする）用ＰＭ
ＯＳトランジスタ４３とからなる半加算器５０とからな
っている。プリチャージ用ＰＭＯ８）ランジスタ４３の
ソース（ドレイン）は、電源Ｖに接続されている。
３７ｄと、キャリー（ＣＹ）伝達経路Ｌｌ（図中太線で
示されている）と、ＮＯＲ（ノア）ゲート４５〜４８と
からなっており、さらに全加算器３７ａ（全加算器３７
ｂ〜３７ｄ）は、各桁のデータの加算の結果得られる和
（サム）を出力する排他的論理和ゲート４０とキャリー
を出力するアンドゲート４１からなる半加算器４９と、
上述の和（排他的論理和ゲート４０の出力）と下位桁か
ら送られてくるキャリーとを加算して各桁の最終的な加
算結果りえ（ＤＫ＋、〜ＤＫ＋３）を出力する排他的論
理和ゲート４２とトランスファーゲート４４を構成する
ＮＭＯＳトランジスタ４４とプリチャージ（特定タイミ
ングでラインを電源レベルにセットアツプする）用ＰＭ
ＯＳトランジスタ４３とからなる半加算器５０とからな
っている。プリチャージ用ＰＭＯ８）ランジスタ４３の
ソース（ドレイン）は、電源Ｖに接続されている。
上述した従来のキャリーの伝達をおこなうデジタル回路
では、入力データの各桁のデータを処理するデジタル回
路ブロック（第２図の全加算器３７）ごとに１個のトラ
ンスファーゲート（ＮＭＯＳトランジスタ）が設けられ
ているので、キャリーは伝達される桁数分だけトランス
ファーゲートを通過する。トランスファーゲートを構成
するＮＭＯＳトランジスタの導通時の抵抗と、キャリー
伝達経路に寄生する寄生容量（第２図中でＣ，と表示さ
れている）により構成される時定数回路の影響により、
キャリーには伝達遅延が生じ、桁数の増加に伴いキャリ
ーの遅延が増大し、回路の高速能が図れないという欠点
がある。
では、入力データの各桁のデータを処理するデジタル回
路ブロック（第２図の全加算器３７）ごとに１個のトラ
ンスファーゲート（ＮＭＯＳトランジスタ）が設けられ
ているので、キャリーは伝達される桁数分だけトランス
ファーゲートを通過する。トランスファーゲートを構成
するＮＭＯＳトランジスタの導通時の抵抗と、キャリー
伝達経路に寄生する寄生容量（第２図中でＣ，と表示さ
れている）により構成される時定数回路の影響により、
キャリーには伝達遅延が生じ、桁数の増加に伴いキャリ
ーの遅延が増大し、回路の高速能が図れないという欠点
がある。
本発明のキャリーの伝達をおこなうデジタル回路では、
トランスファーゲートが４個のデジタル回路ブロックに
１個の割合で設けられ、そのトランスファーゲートが４
個のデジタル回路ブロック分のキャリーの伝達を決定す
る制御信号により制御されるように構成されている。
トランスファーゲートが４個のデジタル回路ブロックに
１個の割合で設けられ、そのトランスファーゲートが４
個のデジタル回路ブロック分のキャリーの伝達を決定す
る制御信号により制御されるように構成されている。
したがって、トランスファーゲートの数を従来の十にす
るこ゛とができ、この結果キャリーの伝達遅延も従来の
十にすることができる。
るこ゛とができ、この結果キャリーの伝達遅延も従来の
十にすることができる。
次に、本発明について図面を参照して説明する。
第１図は、本発明のキャリーの伝達をおこなうデジタル
回路の一実施例であって、入力データＡ、Ｂの加算をお
こなう加算回路のに桁からに＋３桁までの回路構成を示
す回路図である。
回路の一実施例であって、入力データＡ、Ｂの加算をお
こなう加算回路のに桁からに＋３桁までの回路構成を示
す回路図である。
この実施例の加算回路は、全加算器１と全加算器４と全
加算器７と全加算器１０が順に配置されて構成されてお
りトランスファーゲート３５は全加算器１０の内部にの
み設けられている。上述の全加算器１は半加算器２と半
加算器３とからなり半加算器２と３は、公知の通常の半
加算器と同じく、それぞれ排他的論理和ゲート１３とア
ンドゲート１４、排他的論理和ゲート１５とアンドゲー
ト１６からなっている。
加算器７と全加算器１０が順に配置されて構成されてお
りトランスファーゲート３５は全加算器１０の内部にの
み設けられている。上述の全加算器１は半加算器２と半
加算器３とからなり半加算器２と３は、公知の通常の半
加算器と同じく、それぞれ排他的論理和ゲート１３とア
ンドゲート１４、排他的論理和ゲート１５とアンドゲー
ト１６からなっている。
次に上述の全加算器７は、半加算器５と半加算器６とか
らなっており、半加算器５は公知の通常の半加算器と同
じく排他的論理和ゲート１７とアンドゲート１８とから
なる。半加算器６は、２つの排他的論理和ゲート１９と
２０とアンドゲート３８とからなっている。
らなっており、半加算器５は公知の通常の半加算器と同
じく排他的論理和ゲート１７とアンドゲート１８とから
なる。半加算器６は、２つの排他的論理和ゲート１９と
２０とアンドゲート３８とからなっている。
また、上述の全加算器７は半加算器８と半加算器９とか
らなり上述の全加算器４と同じ構造になっており、半加
算器８は、公知の通常の半加算器と同じく排他的論理和
ゲート２１とアンドゲート２２とからなる。半加算器９
は、２つの排他的論理和ゲート２３と２４とアンドゲー
ト３９とからなっている。
らなり上述の全加算器４と同じ構造になっており、半加
算器８は、公知の通常の半加算器と同じく排他的論理和
ゲート２１とアンドゲート２２とからなる。半加算器９
は、２つの排他的論理和ゲート２３と２４とアンドゲー
ト３９とからなっている。
そして、上述の全加算器１０は半加算器１１と半加算器
１２とからなっており、半加算器１１は公知の通常の半
加算器と同じく、排他的論理和ゲート２５とアンドゲー
ト２６とからなる。半加算器１２は、２の排他的論理和
ゲート２７と２８と、５つのアンドゲート２９，３０，
３１，３２゜３３とオアゲート３４とトランスファーゲ
ートを構成するＮＭＯ３）ランジスタ３５とからなって
いる。
１２とからなっており、半加算器１１は公知の通常の半
加算器と同じく、排他的論理和ゲート２５とアンドゲー
ト２６とからなる。半加算器１２は、２の排他的論理和
ゲート２７と２８と、５つのアンドゲート２９，３０，
３１，３２゜３３とオアゲート３４とトランスファーゲ
ートを構成するＮＭＯ３）ランジスタ３５とからなって
いる。
なお、キャリー伝達ラインＬ２には、４つの全加算器ご
と（４桁ごと）にノアゲート３７およびプリチャージ（
特定タイミングでラインを電源レベルにセットアツプす
る）用のＰＭＯ３）ランジスタ３６が設けられている。
と（４桁ごと）にノアゲート３７およびプリチャージ（
特定タイミングでラインを電源レベルにセットアツプす
る）用のＰＭＯ３）ランジスタ３６が設けられている。
以上の構成から明らかなように従来各桁ごとに設けられ
ていたトランスファーゲート３５が、本実施例では４桁
ごとに設けられており、トランスファーゲートの数が十
となっている。
ていたトランスファーゲート３５が、本実施例では４桁
ごとに設けられており、トランスファーゲートの数が十
となっている。
次に、本実施例の加算回路の動作について、Ｋ桁からに
＋３桁目のデータ加算を例にとって説明する。まず、制
御信号φ１をローレベルにし、プリチャージ用ＰＭＯ３
）ランジスタ３６をオンさせ、各々のキャリー伝達経路
をハイレベルにした後、制御信号φ１ハイレベルにして
、ＰＭＯ３）ランジスタ３６をオフさせる。この後デー
タＡ、Ｂを入力する。Ｋ桁目のデータＡえ、ＢＫは全加
算器１にて加算されに桁目の加算後の出力Ｄ８が得られ
る。全加算器１は公知の通常の全加算器であり、詳しい
動作の説明は省略する。
＋３桁目のデータ加算を例にとって説明する。まず、制
御信号φ１をローレベルにし、プリチャージ用ＰＭＯ３
）ランジスタ３６をオンさせ、各々のキャリー伝達経路
をハイレベルにした後、制御信号φ１ハイレベルにして
、ＰＭＯ３）ランジスタ３６をオフさせる。この後デー
タＡ、Ｂを入力する。Ｋ桁目のデータＡえ、ＢＫは全加
算器１にて加算されに桁目の加算後の出力Ｄ８が得られ
る。全加算器１は公知の通常の全加算器であり、詳しい
動作の説明は省略する。
入力データのに＋１桁目のデータＡ８＋１とＢＫ＋１は
、全加算器４中の半加算器５でまず加算され排他的論理
和ゲート１７からは和（サム）が、アンドゲート１８か
らはキャリー（桁上げ信号）が送出される。次に前述の
排他的論理和ゲート１７から送出される和と半加算器２
のアンドゲート１４から送出されるキャリーとの和（サ
ム）が排他的論理和ゲート１９から出力され、さらにこ
の和と半加算器３のアンドゲート１６から送出されるキ
ャリーとの和を排他的論理和ゲート２０でとり、。
、全加算器４中の半加算器５でまず加算され排他的論理
和ゲート１７からは和（サム）が、アンドゲート１８か
らはキャリー（桁上げ信号）が送出される。次に前述の
排他的論理和ゲート１７から送出される和と半加算器２
のアンドゲート１４から送出されるキャリーとの和（サ
ム）が排他的論理和ゲート１９から出力され、さらにこ
の和と半加算器３のアンドゲート１６から送出されるキ
ャリーとの和を排他的論理和ゲート２０でとり、。
Ｋ＋１桁目の加算出力ＤＫ＋１が得られる。
入力データに＋２桁目のデータＡＫ＋２と３１＋２は、
全加算器７中の半加算器８でまず加算され、排他的論理
和ゲート２１からは和が、アンドゲート２２からはキャ
リーが送出される。次に前述の排他的論理和ゲート２１
から送出される和と半加算器５のアンドゲート１８から
送出されるキャリーとの和が排他的論理和ゲート２３か
ら出力され、さらにこの和と半加算器６のアンドゲート
３８から送出されるキャリーとの和を排他的論理和ゲー
ト２４でとり、Ｋ＋２桁目の加算出力Ｄ Ｋｉ２が得ら
れる。
全加算器７中の半加算器８でまず加算され、排他的論理
和ゲート２１からは和が、アンドゲート２２からはキャ
リーが送出される。次に前述の排他的論理和ゲート２１
から送出される和と半加算器５のアンドゲート１８から
送出されるキャリーとの和が排他的論理和ゲート２３か
ら出力され、さらにこの和と半加算器６のアンドゲート
３８から送出されるキャリーとの和を排他的論理和ゲー
ト２４でとり、Ｋ＋２桁目の加算出力Ｄ Ｋｉ２が得ら
れる。
入力データに＋３桁目のデータＡ８ヤ、とＢ８＋３は全
加算器１０中の半加算器１１でまず加算され、排他的論
理和ゲート２５からは和が、アンドゲート２６からはキ
ャリーが送出される。次に、前述の排他的論理和ゲート
２５から送出される和と半加算器８のアンドゲート２２
から送出されるキャリーとの和が排他的論理和ゲート２
７から出力され、さらに、この和と半加算器９のアンド
ゲート３９から送出されるキャリーとの和を排他的論理
和ゲート２８でとり、Ｋ＋３桁目の加算出力ＤＫ＋３が
得られる。
加算器１０中の半加算器１１でまず加算され、排他的論
理和ゲート２５からは和が、アンドゲート２６からはキ
ャリーが送出される。次に、前述の排他的論理和ゲート
２５から送出される和と半加算器８のアンドゲート２２
から送出されるキャリーとの和が排他的論理和ゲート２
７から出力され、さらに、この和と半加算器９のアンド
ゲート３９から送出されるキャリーとの和を排他的論理
和ゲート２８でとり、Ｋ＋３桁目の加算出力ＤＫ＋３が
得られる。
次に、キャリーの伝達について述べる。Ｋ＋３桁目から
キャリーを伝達する場合は下記の５通りの場合がある。
キャリーを伝達する場合は下記の５通りの場合がある。
（１） Ｋ＋３桁目の半加算器１１のアンドゲート２
６から出力されるキャリーが“Ｈ″レベルとき。
６から出力されるキャリーが“Ｈ″レベルとき。
（２）Ｋ桁目の半加算器２のアンドゲート１４がら出力
されるキャリーが“Ｈ”レベルで、がっ、Ｋ＋１桁目の
半加算器５の排他的論理和ゲート１７から出力される和
がＩＩＨ”レベルで、がっ、Ｋ＋２桁目の半加算器８の
排他的論理和ゲート２１から出力される和が“Ｈ”レベ
ルでがっ、Ｋ＋３桁目の半加算器１１の排他的論理和ゲ
ート２５から出力される和が“Ｈ″レベルとき。
されるキャリーが“Ｈ”レベルで、がっ、Ｋ＋１桁目の
半加算器５の排他的論理和ゲート１７から出力される和
がＩＩＨ”レベルで、がっ、Ｋ＋２桁目の半加算器８の
排他的論理和ゲート２１から出力される和が“Ｈ”レベ
ルでがっ、Ｋ＋３桁目の半加算器１１の排他的論理和ゲ
ート２５から出力される和が“Ｈ″レベルとき。
（３）Ｋ＋１桁目の半加算器５のアンドゲート１８から
出力されるキャリーが“Ｈ”レベルでかっ、Ｋ＋２桁目
の半加算器８の排他的論理和ゲート２１から出力される
和が“Ｈ”レベルでがっ、Ｋ＋３桁目の半加算器１１の
排他的論理和ゲート２５から出力される和が“Ｈ″レベ
ルとき。
出力されるキャリーが“Ｈ”レベルでかっ、Ｋ＋２桁目
の半加算器８の排他的論理和ゲート２１から出力される
和が“Ｈ”レベルでがっ、Ｋ＋３桁目の半加算器１１の
排他的論理和ゲート２５から出力される和が“Ｈ″レベ
ルとき。
（４）Ｋ＋２桁目の半加算器８のアンドゲート２２から
出力されるキャリーが“Ｈ”レベルでかっ、Ｋ＋３桁目
の半加算器１１の排他的論理和ゲート２５から出力され
る和が“Ｈ″レベルとき。
出力されるキャリーが“Ｈ”レベルでかっ、Ｋ＋３桁目
の半加算器１１の排他的論理和ゲート２５から出力され
る和が“Ｈ″レベルとき。
（５）Ｋ桁目の半加算器２の排他的論理和ゲート１３か
ら出力される和が“Ｈ”レベルでかつ、Ｋ＋１桁目の半
加算器５の排他的論理和ゲート１７から出力される和が
“Ｈ″レベルかつ、Ｋ＋２桁目の半加算器８の排他的論
理和ゲート２１から出力される和がＨ”レベルでかつ、
Ｋ＋３桁目の半加算器１１の排他的論理和ゲート２５か
ら出力される和が゛Ｈ″レベルでかつ、キャリー伝達経
路Ｌ２を介してに一１桁目から伝達されてくるキャリー
（ＣＫ−１）が“Ｌ” レベルのとき。
ら出力される和が“Ｈ”レベルでかつ、Ｋ＋１桁目の半
加算器５の排他的論理和ゲート１７から出力される和が
“Ｈ″レベルかつ、Ｋ＋２桁目の半加算器８の排他的論
理和ゲート２１から出力される和がＨ”レベルでかつ、
Ｋ＋３桁目の半加算器１１の排他的論理和ゲート２５か
ら出力される和が゛Ｈ″レベルでかつ、キャリー伝達経
路Ｌ２を介してに一１桁目から伝達されてくるキャリー
（ＣＫ−１）が“Ｌ” レベルのとき。
前述した（１）、 （２）、 （３）、 （４）の場合
にに＋３桁桁目らキャリーを伝達するために、Ｋ＋３桁
目の半加算器１２において、アンドゲート３１と３２と
３３およびオアゲート３４とが設けられている。また、
前述した（５）の場合にに＋３桁目からキャリーを伝達
するためにアンドゲート２９およびトランスファーゲー
ト３５が設けられている。すなわち、Ｋ桁目のデータＡ
Ｋ、ＢＥとの和とに＋１桁目のデータＡＫ＋１．Ｂつ＋
１の和と、Ｋ＋２桁目のデータＡ Ｋ＋２ 、 Ｂ Ｋ
＋２の和とに＋３桁目のデータＡ１ヤ、。
にに＋３桁桁目らキャリーを伝達するために、Ｋ＋３桁
目の半加算器１２において、アンドゲート３１と３２と
３３およびオアゲート３４とが設けられている。また、
前述した（５）の場合にに＋３桁目からキャリーを伝達
するためにアンドゲート２９およびトランスファーゲー
ト３５が設けられている。すなわち、Ｋ桁目のデータＡ
Ｋ、ＢＥとの和とに＋１桁目のデータＡＫ＋１．Ｂつ＋
１の和と、Ｋ＋２桁目のデータＡ Ｋ＋２ 、 Ｂ Ｋ
＋２の和とに＋３桁目のデータＡ１ヤ、。
Ｂヤや、の和がすべて“Ｈ”レベルのときにアンドゲー
ト２９の出力は“Ｈ”レベルとなり、トランスファーゲ
ート３５をオンさせ、Ｋ−１桁目のキャリーなに＋３桁
目から伝達させるのである。
ト２９の出力は“Ｈ”レベルとなり、トランスファーゲ
ート３５をオンさせ、Ｋ−１桁目のキャリーなに＋３桁
目から伝達させるのである。
上述した、アンドゲート２９の出力が全加算器１と全加
算器４と全加算器７と全加算器１００４つ分（４桁分）
のキャリーの伝達を決定する制御信号となる。
算器４と全加算器７と全加算器１００４つ分（４桁分）
のキャリーの伝達を決定する制御信号となる。
以上説明したようにに一１桁目からキャリーは、Ｋ桁目
のデータ加算処理をおこなう全加算器１に入力される一
方、これと並列に分岐されて設けられたキャリー伝達経
路Ｌ２を介して、トランスファーゲートを構成するＮＭ
Ｏ３）ランジスタ３５のソース（ドレイン）に入力され
、Ｋ桁目とに＋１桁目とに＋２桁目およびに＋３桁目の
加算処理結果が、キャリー伝達条件を満たすときのみ上
述のＮＭＯ８）ランジスタ３５が導通してに一１桁目の
キャリーを伝えるようにすることで、トランスファーゲ
ート３５の数を従来の十にすることができる。
のデータ加算処理をおこなう全加算器１に入力される一
方、これと並列に分岐されて設けられたキャリー伝達経
路Ｌ２を介して、トランスファーゲートを構成するＮＭ
Ｏ３）ランジスタ３５のソース（ドレイン）に入力され
、Ｋ桁目とに＋１桁目とに＋２桁目およびに＋３桁目の
加算処理結果が、キャリー伝達条件を満たすときのみ上
述のＮＭＯ８）ランジスタ３５が導通してに一１桁目の
キャリーを伝えるようにすることで、トランスファーゲ
ート３５の数を従来の十にすることができる。
以上説明したように本発明は、４つのデジタル回路ブロ
ックに１つの割合で、１つのトランスファーゲートな設
けることにより、トランスファーゲートの数を十にでき
、この結果、キャリーの伝達、遅延を十に減少させると
いう効果がある。これにより回路の高速化を図ることが
できる。
ックに１つの割合で、１つのトランスファーゲートな設
けることにより、トランスファーゲートの数を十にでき
、この結果、キャリーの伝達、遅延を十に減少させると
いう効果がある。これにより回路の高速化を図ることが
できる。
第１図は本発明のキャリーの伝達をおこなうデジタル回
路の一実施例の回路図、第２図は本発明のキャリーの伝
達をおこなうデジタル回路の回路図である。 １．４，７，１０．３７ａ、３７ｂ、３７ｃ。 ３７ｄ・・・・・・全加算器、２，３，５，６，８，９
゜１１、１２．４９．５０・・・・・・半加算器、１３
，１５゜１７．１９，２０，２１，２３，２４，２５，
２７゜２８、４０．４２・・・・・・排他的論理和ゲー
ト、１４゜１６．１８，３８，２２，３９，２６，２９
，３０゜３１．３２，３３．４１・・・・・・アンドゲ
ート、３４・・・・・オアゲート、３７．４５，４６，
４７．４８・・川・ノアゲー）、３５．４４・・・・・
・トランスファーゲート（ＮＭＯ３）ランジスタ）、３
８．４３・山・・トランスファーゲート（ＰＭＯ３）ラ
ンジスタ）、Ａ。 Ｂ・・・・・・入力データ、Ｄ・・・・・・データ処理
出力、Ｌｌ。 Ｌ２・・・・・・キャリー伝達経路、■・・・・・・電
源、φ１゜φ２・・・・・・初期条件設定用制御信号。 代理人 弁理士 内 原 晋
路の一実施例の回路図、第２図は本発明のキャリーの伝
達をおこなうデジタル回路の回路図である。 １．４，７，１０．３７ａ、３７ｂ、３７ｃ。 ３７ｄ・・・・・・全加算器、２，３，５，６，８，９
゜１１、１２．４９．５０・・・・・・半加算器、１３
，１５゜１７．１９，２０，２１，２３，２４，２５，
２７゜２８、４０．４２・・・・・・排他的論理和ゲー
ト、１４゜１６．１８，３８，２２，３９，２６，２９
，３０゜３１．３２，３３．４１・・・・・・アンドゲ
ート、３４・・・・・オアゲート、３７．４５，４６，
４７．４８・・川・ノアゲー）、３５．４４・・・・・
・トランスファーゲート（ＮＭＯ３）ランジスタ）、３
８．４３・山・・トランスファーゲート（ＰＭＯ３）ラ
ンジスタ）、Ａ。 Ｂ・・・・・・入力データ、Ｄ・・・・・・データ処理
出力、Ｌｌ。 Ｌ２・・・・・・キャリー伝達経路、■・・・・・・電
源、φ１゜φ２・・・・・・初期条件設定用制御信号。 代理人 弁理士 内 原 晋
Claims (1)
- 入力データの各桁のデータ処理を行なう複数のデジタル
回路ブロック間のキャリーの伝達経路の複数箇所にキャ
リーの伝達を制御するトランスファーゲートを有し該ト
ランスファーゲートは４個のデジタル回路ブロックに１
個の割合で設けられ更に該４個のデジタル回路分のキャ
リーの伝達を決定する制御信号により制御される該トラ
ンスファーゲートを有することを特徴とするキャリー伝
達回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19928688A JPH0247716A (ja) | 1988-08-09 | 1988-08-09 | キャリー伝達回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19928688A JPH0247716A (ja) | 1988-08-09 | 1988-08-09 | キャリー伝達回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247716A true JPH0247716A (ja) | 1990-02-16 |
Family
ID=16405272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19928688A Pending JPH0247716A (ja) | 1988-08-09 | 1988-08-09 | キャリー伝達回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007030767A (ja) * | 2005-07-28 | 2007-02-08 | T An T:Kk | 車両用室内灯の防熱構造 |
-
1988
- 1988-08-09 JP JP19928688A patent/JPH0247716A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007030767A (ja) * | 2005-07-28 | 2007-02-08 | T An T:Kk | 車両用室内灯の防熱構造 |
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