JPH0247773B2 - Kiokusochiakusesuseigyohoshiki - Google Patents

Description

【発明の詳細な説明】

ａ 発明の技術分野 本発明は情報処理装置の記憶装置アクセス制御
方式に係り、特に高速の演算装置等へデータを供
給するためのレジスタ等として使用する記憶装置
のアクセス制御方式に関する。 ｂ 技術の背景 ベクトルプロセツサ或いはパイプライン式演算
装置等の高速演算機能を有効に動作させる為に
は、それ等の処理速度に見合つたオペランドデー
タ供給能力を必要とする。この目的で、高速演算
機構の近くに比較的大量（例えば256キロバイト）
のレジスタを構成する記憶装置を設け、主記憶装
置等の大容量メモリから、このレジスタ記憶装置
へ所要データをブロツク転送しておく方式が用い
られる。このようなレジスタ記憶装置のスループ
ツト（時間当たり入出力可能データ量）は、該レ
ジスタ記憶装置にアクセスと要する最も高速の演
算機構等のスループツトとマツチする必要があ
る。 ｃ 従来技術と問題点 例えばベクトルプロセツサにおいて、記憶装置
は複数の単位データを順番に連続アクセスして要
求源へ供給できるようにされ、そのアクセス速度
はプロセツサ内で最も高速な加算機構等の速度に
対応した速度とされる。このようにして場合、例
えば一般に加算機構より数倍以上遅い乗除算機構
等にデータを供給する場合には、記憶装置と演算
機構の速度を整合する為に、特別の手段が必要に
なる。従来、簡単な制御により、経済的に且つ演
算機構等の性能を制約することなく、そのような
手段を実現する方式はなかつた。 ｄ 発明の目的 従つて、本発明の目的は、速度の異なる演算機
構等に対して、それぞれの性能に適合したスルー
プツトを実現する経済的な記憶装置アクセス制御
方式を提供するにある。 ｅ 発明の構成 上記の目的は本発明によれば、連続するＮアク
セスサイクルでＮ個のバンクにアクセスするよう
にされた記憶装置の記憶装置アクセス制御方式に
おいて、Ｎと互いに素な正整数Ｘを用いて、連続
するＸ個のアクセスサイクルごとの１アクセスの
みを有効アクセスとすること、特にＸはＮと互い
に素な正整数とし、記憶装置の各バンクをＸ回ア
クセスすることにより、Ｎ個の異なる全バンクに
アクセスすることを特徴とする記憶装置アクセス
制御方式によつて達成される。 ｆ 発明の実施例 第１図は記憶装置の一例を示す。この記憶装置
１０はＮ＝８の例であつて、１００〜１０７で示
す８個のバンクで構成される。記憶装置１０は０
〜Ｍ−１のアドレスによりアクセスされ、０〜Ｍ
−１の内の１アドレスを指定することにより、そ
のバンクに属するＮ個の各単位データについて、
第０バンク１００から第７バンク１０７まで順に
連続してアクセスすることができるように構成さ
れているものとする。 制御回路１１０はアクセス源１３０からの要求
により、記憶装置１０を制御する部分で、アドレ
ス発生回路１１１は０〜Ｍ−１のアドレスを発生
して、アドレス回路１１４を経て全バンクのデー
タを選択する。バンク選択制御回路１１２はバン
ク選択信号１１５によりセレクタ１２０を駆動
し、読み出しデータをアクセス源１３０に渡すべ
きバンクを選択する。バンク選択制御回路１１３
バンク選択信号１１６によりセレクタ１２１を駆
動し、アクセス源１３０からの単位データを書き
込むべきバンクを選択する。 記憶装置１０の最高速度におけるアクセスにお
いては、アクセス源１３０が例えば単位データ０
〜15にアクセスする場合に、アドレス発生回路１
１１及びアドレス回路１１４は先づアドレス０を
選択し、各バンクが第０バンク１００から順次ア
クセスされる。この間に、読み出しの場合はバン
ク選択制御回路１１２及びセレクタ１２０によ
り、書込みの場合はバンク選択制御回路１１３及
びセレクタ１２１により、第０〜７バンクが順次
選択され、８サイクルで単位データ０〜７が順に
処理される。次にアドレス発生回路１１１及びア
ドレス回路１１４はアドレス１を選択し、前と同
様にして、単位データ８〜15が８サイクルで処理
される。アクセス源１３０のスループツトが上記
の記憶装置１０のそれより小さい場合、例えばア
クセス源の除算回路が、２個のデータ間の演算に
５サイクルを要するような場合には、上記のよう
に毎サイクル読み出される単位データを直ちに受
け取ることはできない。このような場合に対し
て、本発明は次のようにする。 アクセス源１３０のスループツトが、記憶装置
１０のスループツトの１／Ｚの場合に、Ｘ≧Ｚで
ある整数Ｘを一定の条件で選び、読み出し又は書
込みサイクルのうち、Ｘサイクルごとに１サイク
ルのアクセスのみを有効アクセスとする。こゝで
有効アクセスとは、このアクセスにおいてのみ、
読み出した単位データを実際にアクセス源に受け
取り、又はアクセス源の単位データを記憶装置に
実際に書込むことを意味する。 前に例と同様に、単位データ０〜15にアクセス
する場合を考えると、Ｘサイクルごとに有効アク
セスとすると、各バンクをＸ回アクセスすること
によつて全単位データにアクセスできることにな
るので、合計2X回単位データ０〜15にアクセス
できる。この様子をＮ＝８、Ｘ＝５とした場合に
ついて第１表に示す。表においてアドレス０及び
１の各アクセス順１〜５において、バンクは０か
ら７へ順にアクセスされ、そのうち５回目ごとの
アクセスが有効アクセスとされ、◎、、、…
等と表示した単位データが実際にアクセスされる
こと示す。

【表】 Ｎバンクを順にアクセスすることをＸ回繰り返
し、且つＸサイクルごとに有効アクセスとする
と、Ｎ回の有効アクセスがある。このＮ回のアク
セスがＮ個のすべて異なるバンクへのアクセスと
なるためには、ＸをＮと互いに素な整数とすれば
よい。第１表は、このような条件を満足する場合
に該当する。上記のようなアクセス方法におい
て、ＸとＮを互いに素な整数とすることにより、
有効アクセスが同一バンクに重複して行われるこ
とが無いことは、次のように証明される。 一般に、ａ＋１回目の有効アクセスでアクセス
するバンク番号をαとすると、α＝aX−mNと
表すことができる。こゝでｍは０又は正整数であ
り、ａは当然０からＮ−１までの整数のみをとり
得る。異なる回であるａ＋１回目とｂ＋１回目
（従つてａ≠ｂ）の有効アクセスのバンク番号を
それぞれα、βとすると、 α＝aX−mN、β＝bX−nN である。こゝでα＝βと仮定すると、 （ａ−ｂ）Ｘ＝（ｍ−ｎ）Ｎ ………(1) となる。他方ａとｂの条件から、｜ａ−ｂ｜＜Ｎ
であるので、Ｎの素因数であつてａ−ｂとＮの公
約数には含まれないものが、少なくとも１つはな
ければならない。又ＸとＮは互いに素であるよう
に選ばれているから、(1)式の左辺の素因数には、
右辺の素因数の少なくも１つを含まないことにな
る。従つて、(1)式が成り立つ場合はａ＝ｂ且つｍ
＝ｎの場合のみである。もしａ≠ｂとすれば、α
≠βでなければならず、これは即ち異なる有効ア
クセスにおけるバンクは異なることを意味し、Ｎ
回の有効アクセスでＮ個の異なるバンクがすべて
重複無くアクセスされることになる。 第２図はアドレス発生回路１１１の実施例であ
る。起動信号線３００にアクセス源１３０から送
られる起動信号によアクセスが開始される。同時
にアドレス線３０１に記憶装置のアクセス開始ア
ドレスが送られ、ゲート３１０を経てレジスタ３
３０にセツトされる。起動信号３００によりカウ
ンタ３５０は０にリセツトされる。レジスタ３３
０の出力はアドレス線３７０でアドレス回路１１
４へ送られ、記憶装置の指定アドレスにおける、
全バンク１００〜１０７を順次アクセスする。こ
の間カウンタ３５０は各アクセスごとに＋１され
る。カウンタ３５０の出力は比較器３６０で線３
６３の入力と比較され、両者が一致した場合には
線３６１の信号が線３３１を経てレジスタ３３０
に与えられ、レジスタ３３０の現内容に増分回路
３４０で＋１された値が線３４１、ゲート３１０
を経てレジスタ３３０にセツトされる。 比較器３６０の入力線３６３には、同じ記憶装
置アドレスでアクセスする回数を示す値、即ち前
記のＸとＮと使つて表せばXN−１（第１表の例
の場合39）がアクセス源１３０から指定されるも
のとする。アドレス発生回路１１１は以上の動作
を起動線３００の信号が次にオンになるまで繰り
返す。 第３図はバンク選択制御回路１１２の一例であ
る。バンク数に等しいフリツプフロツプ回路があ
り、そのうちフリツプフロツプ４１１〜４１７が
起動線３００の信号によりリセツトされて“０”
となり、第０バンクに対応するフリツプフロツプ
４１０のみ信号線４３０により“１”にセツトさ
れる。その後、各サイクルごとにフリツプフロツ
プ４１０から４１１，４１２，…と“１”がシフ
トし、バンク選択信号線４２０〜４２７の１本の
みが順次“１”になる。この“１”信号はフリツ
プフロツプ４１７から線４２８でフリツプフロツ
プ４１０へ帰還され、以上の動作を繰り返すこと
ができる。バンク選択信号線４２０〜４２７は、
第１図で線１１５としてまとめて示した信号線に
対応し、読み出し側のセレクタ１２０を制御す
る。アクセス源１３０は線１３１で転送される読
み出しデータを、Ｘサイクルに１回のみ取り込
む。 第４図はバンク選択制御回路１１３の一例であ
る。カウンタ５１０は０からＸ−１までの各サイ
クルごとに＋１され、再び０にもどるように構成
される。カウンタ５１０の出力５２０はデコーダ
５３０で０を検出され、カウンタ５１０の計数値
が０の場合のみデコーダ５３０の出力信号線５３
１が信号“１”になる。バンク数に等しい数のゲ
ート５６０〜５６７のそれぞれにおいて、信号線
５３１の信号と第３図の出力信号線４２０〜４２
７の各々との論理積がとられ、信号線５７０〜５
７７へ出力される。従つてカウンタ５１０が起動
線３００の信号で０にリセツトされると、以後Ｘ
サイクルに１回信号線５７０〜５７７のうちの何
れかの信号“１”があがる。信号線５７０〜５７
７は、第１図で線１１６としてまとめて示す信号
線に対応し、書込み側のセレクタ１２１を制御し
て、バンク０〜７のうちの１バンクを書込み可能
状態にする。アクセス源１３０は上記の制御に同
期して、Ｘサイクルごとに書込みデータを線１３
２で記憶装置へ転送することにより書込みが行わ
れる。 以上の説明においては、１アドレスごとにＸ回
の繰り返しを行つた後、次のアドレスのアクセス
に進むようにした。しかし、複数のアドレスにわ
たつて各バンク１回づつのアクセスを連続し、こ
れをＸ回繰り返すように第２図の回路を変更する
ことは、当業者にとつて容易なことである。１回
に扱うデータの領域が大きい場合に、このような
アクセス方式が都合のよい場合がある。このよう
なアクセス方式を採る場合には、連続してアクセ
スするアドレスの個数をｋとた場合、ＸはkNと
互いに素な関係に選ぶことが望ましい。 以上において、記憶装置はベクトルプロセツサ
等のレジスタを想定して説明したが、本発明の適
用がそのような用途の記憶装置に限定されないこ
とはいうまでもない。例えば、記憶装置のアクセ
ス源として、スループツトの小さい他の記憶装置
を考えると、両記憶装置間にデータ転送が、本発
明の適用により効果に行われ得ることが明らかで
ある。 ｇ 発明の効果 以上の説明から明らかなように、本発明によれ
ば、高速の演算装置等のスループツトに適合され
た記憶装置を、それらより低いスループツトを有
する装置には、そのスループツトに適合する態様
で共用することが、比較的簡単な回路によつて、
経済的に実現され得る。

【図面の簡単な説明】

第１図は記憶装置のブロツク図、第２図はアド
レス発生回路の説明図、第３図は読み出し側のバ
ンク選択制御回路の説明図、第４図は書込み側の
バンク選択制御回路の説明図である。図におい
て、１０は記憶装置、１００〜１０７は記憶バン
ク、１１０は記憶装置の制御部、１３０はアクセ
ス源、３３０はアドレスレジスタ、３５０及び５
１０はカウンタ、３６０は比較回路、４１０〜４
１７はフリツプフロツプ、５３０はデコーダ回路
である。

Claims (1)

1. 【特許請求の範囲】 １ 連続するＮアクセスサイクルでＮ個のバンク
   にアクセスするようにされた記憶装置の記憶装置
   アクセス制御方式において、Ｎと互いに素な正整
   数Ｘを用いて、連続するＸ個のアクセスサイクル
   ごとの１アクセスのみを有効アクセスとすること
   を特徴とする記憶装置アクセス制御方式。 ２ 記憶装置の各バンクをＸ回アクセスすること
   により、Ｎ個の異なる全バンクにアクセスするこ
   とを特徴とする特許請求の範囲第１項記載の記憶
   装置アクセス制御方式。