JPH0247838A - Manufacture of mos type semiconductor device - Google Patents
Manufacture of mos type semiconductor deviceInfo
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- JPH0247838A JPH0247838A JP19921688A JP19921688A JPH0247838A JP H0247838 A JPH0247838 A JP H0247838A JP 19921688 A JP19921688 A JP 19921688A JP 19921688 A JP19921688 A JP 19921688A JP H0247838 A JPH0247838 A JP H0247838A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOS型半導体装置(絶縁ゲート型電界効果
トランジスタ)の製造方法に関し、特にゲート絶縁膜の
形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a MOS semiconductor device (insulated gate field effect transistor), and particularly to a method for forming a gate insulating film.
近年、MOS型半導体装置は、動作の高速化及び高集積
化のため、微細化が進められているが、MOS)ランジ
スタのゲート長を短くした場合には、パンチスルー防止
のために基板濃度を高くし、ゲート絶縁膜を薄くする必
要がある。In recent years, MOS semiconductor devices have been miniaturized to achieve faster operation and higher integration. However, when the gate length of a MOS transistor is shortened, the substrate concentration must be reduced to prevent punch-through. It is necessary to increase the height and make the gate insulating film thinner.
第2図(a)乃至(C)は、従来のMOS型半導体装置
におけるゲート電極形成前後の製造工程を示す縦断面図
である。FIGS. 2A to 2C are vertical cross-sectional views showing manufacturing steps before and after forming a gate electrode in a conventional MOS semiconductor device.
先ず、第2図(a)のように、シリコン基板11上にフ
ィールド酸化膜12を形成して素子領域を画成する。そ
して、全面にゲート絶縁膜となるシリコン酸化膜13と
シリコン窒化膜14を形成する。First, as shown in FIG. 2(a), a field oxide film 12 is formed on a silicon substrate 11 to define an element region. Then, a silicon oxide film 13 and a silicon nitride film 14, which will serve as a gate insulating film, are formed on the entire surface.
次に、第2図(b)のように、全面に多結晶シリコン1
5を成長し、かつこの上のゲート電極の形成領域にフォ
トレジスト17をパターニングする。Next, as shown in FIG. 2(b), polycrystalline silicon 1 is applied to the entire surface.
5 is grown, and a photoresist 17 is patterned in the gate electrode formation region thereon.
そして、第2図(C)のように、フォトレジスト17を
マスクにして多結晶シリコン15を選択エツチングして
ゲート電極15を形成する。更に、このゲート電極15
を用いたセルファライン技術により、シリコン基板11
に不純物をイオン注入し、トランジスタのドレイン・ソ
ース領域16を形成する。Then, as shown in FIG. 2C, polycrystalline silicon 15 is selectively etched using photoresist 17 as a mask to form gate electrode 15. Furthermore, this gate electrode 15
The silicon substrate 11 is
Impurities are ion-implanted to form the drain and source regions 16 of the transistor.
上述した製造方法で形成されるMOS型半導体装置は、
ゲート電極15の下側に均一な厚さのシリコン酸化膜1
3とシリコン窒化膜14からなるゲート絶縁膜が形成さ
れる。このため、MOS型半導体装置の動作の高速化及
び高集積化のためにゲート絶縁膜を薄く形成すると、同
時にドレイン側のゲート絶縁膜も薄くなり、ゲート電極
とドレイン電極間の耐圧が低下するという問題がある。The MOS type semiconductor device formed by the above-mentioned manufacturing method is
Silicon oxide film 1 with a uniform thickness under the gate electrode 15
3 and a silicon nitride film 14 is formed. For this reason, when the gate insulating film is made thinner in order to speed up the operation and increase the integration of MOS semiconductor devices, the gate insulating film on the drain side also becomes thinner, and the withstand voltage between the gate electrode and the drain electrode decreases. There's a problem.
本発明は動作の高速化及び高集積化を図る一方で、ゲー
ト電極とドレイン電極間の耐圧を向上するMOS型半導
体装置の製造方法を従供することを目的としている。It is an object of the present invention to provide a method for manufacturing a MOS type semiconductor device that improves the breakdown voltage between the gate electrode and the drain electrode while increasing the operation speed and integration.
〔課題を解決するための手段〕
本発明のMO5型半導体装置の製造方法は、半導体基板
上に少なくとも酸化され難い絶縁膜を表面に有するゲー
ト絶縁膜を形成し、かつこのゲート絶縁膜をゲート電極
長よりも短い長さにバクーン形成する工程と、このゲー
ト絶縁膜をマスクにして前記半導体基板の表面に該ゲー
ト絶縁膜よりも厚い酸化膜を形成する工程と、両端部を
前記厚い酸化膜に重ねるように前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、このゲート電極を利用して
ドレイン・ソース領域を形成する工程とを含んでいる。[Means for Solving the Problems] A method for manufacturing an MO5 type semiconductor device of the present invention includes forming a gate insulating film having at least an insulating film that is difficult to oxidize on the surface on a semiconductor substrate, and using this gate insulating film as a gate electrode. forming an oxide film on the surface of the semiconductor substrate using the gate insulating film as a mask, forming an oxide film thicker than the gate insulating film on the surface of the semiconductor substrate; The method includes a step of forming a gate electrode on the gate insulating film in an overlapping manner, and a step of forming a drain/source region using the gate electrode.
〔作用]
上述した製造方法では、ゲート電極の直下に薄いゲート
絶縁膜を有し、ゲート電極の両端部の下側に厚いゲート
絶縁膜を有するMOS型トランジスタが製造される。[Function] According to the manufacturing method described above, a MOS transistor is manufactured which has a thin gate insulating film directly under the gate electrode and a thick gate insulating film below both ends of the gate electrode.
次に、本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図(a)乃至(d)は、本発明の一実施例を工程順
に示す縦断面図であり、特にデー1−電極形成前後の製
造工程を示している。FIGS. 1(a) to 1(d) are longitudinal cross-sectional views showing an embodiment of the present invention in the order of steps, and particularly show the manufacturing steps before and after the formation of Day 1 electrodes.
先ず、第1図(a)のように、シリコン基板■上にフィ
ールド酸化膜2を形成して素子領域を画成する。次いで
、全面にシリコン酸化膜3とシリコン窒化膜4を成長し
、薄い絶縁膜を構成する。First, as shown in FIG. 1(a), a field oxide film 2 is formed on a silicon substrate 2 to define an element region. Next, a silicon oxide film 3 and a silicon nitride film 4 are grown on the entire surface to form a thin insulating film.
そして、MOS型トランジスタのゲート電極形成位置に
、形成するゲート電極よりも短い長さにフォトレジスト
7を選択的に形成する。Then, a photoresist 7 is selectively formed at the gate electrode formation position of the MOS transistor to a length shorter than the gate electrode to be formed.
次に、第1図(b)のように、前記フォトレジスト7を
マスクにしてシリコン酸化膜3とシリコン窒化膜4をエ
ツチングし、ゲート電極形成位置にゲート電極長よりも
短いゲート絶縁膜を形成する。Next, as shown in FIG. 1(b), the silicon oxide film 3 and silicon nitride film 4 are etched using the photoresist 7 as a mask to form a gate insulating film shorter than the gate electrode length at the gate electrode formation position. do.
次いで、第1図(C)のように、前記シリコン窒化膜4
をマスクに利用し、シリコン基板表面を選択酸化する。Next, as shown in FIG. 1(C), the silicon nitride film 4 is
is used as a mask to selectively oxidize the silicon substrate surface.
このとき、選択酸化されたシリコン酸化膜2aの厚さt
lは、前記シリコン酸化膜3とシリコン窒化膜4からな
るゲート絶縁膜の厚さt2より厚くなるように形成する
。At this time, the thickness t of the selectively oxidized silicon oxide film 2a
l is formed to be thicker than the thickness t2 of the gate insulating film made of the silicon oxide film 3 and silicon nitride film 4.
しかる上で、第1図(d)のように、多結晶シリコンの
全面形成及びフォトレジストを利用した選択エツチング
法により、前記ゲート絶縁膜及びシリコン酸化膜2a上
にゲート電極5を形成する。Then, as shown in FIG. 1(d), a gate electrode 5 is formed on the gate insulating film and silicon oxide film 2a by forming polycrystalline silicon over the entire surface and selectively etching using a photoresist.
このとき、ゲート電極5は、シリコン窒化膜4及びシリ
コン酸化膜3がゲート電極長よりも短く形成されている
ことにより、これらの膜4.3よりも両側に突出され、
その両端部がシリコン酸化膜2aに重ねられた状態に形
成される。At this time, since the silicon nitride film 4 and the silicon oxide film 3 are formed to be shorter than the gate electrode length, the gate electrode 5 protrudes beyond these films 4.3 to both sides.
Both ends thereof are formed so as to overlap silicon oxide film 2a.
その後、ゲート電極5を利用したセルファライン技術に
より不純物をイオン注入することにより、トランジスタ
のソース・ドレイン領域6を形成する。Thereafter, the source/drain regions 6 of the transistor are formed by ion-implanting impurities using the self-line technique using the gate electrode 5.
したがって、この方法で製造されたMOS型半導体装置
では、ゲート電極5の直下のゲート絶縁膜は厚さt2で
薄いが、ソース、ドレイン側ではシリコン酸化膜2aに
よって厚さ1+に厚くされた構成となっている。このた
め、ゲーHJi域の大部分は薄いゲート絶縁膜で構成さ
れ、MOS型半導体装置の動作の高速化及び高集積化に
対応できる一方で、特にゲート電極5.とドレイン領域
6との間のゲート絶縁膜は厚くされ、ゲート電極5とド
レイン電極(図示せず)の間の耐圧が向上される。Therefore, in the MOS type semiconductor device manufactured by this method, the gate insulating film directly under the gate electrode 5 is thin with a thickness t2, but on the source and drain sides, it is thickened to a thickness of 1+ by the silicon oxide film 2a. It has become. For this reason, most of the gate HJi region is composed of a thin gate insulating film, and while it can cope with higher operation speed and higher integration of MOS type semiconductor devices, especially the gate electrode 5. The gate insulating film between the gate electrode 5 and the drain region 6 is made thicker, and the breakdown voltage between the gate electrode 5 and the drain electrode (not shown) is improved.
なお、ゲート電極、ドレイン電極間の耐圧はシリコン酸
化膜2aの厚さt、を調整することにより任意に制御す
ることができる。Note that the breakdown voltage between the gate electrode and the drain electrode can be arbitrarily controlled by adjusting the thickness t of the silicon oxide film 2a.
なお、この実施例ではゲート絶縁膜をシリコン酸化膜3
とシリコン窒化膜4の2層構造としたが、シリコン窒化
膜のみでゲート絶縁膜を構成することも可能であり、工
程数を削減できる。Note that in this embodiment, the gate insulating film is a silicon oxide film 3.
Although a two-layer structure consisting of the silicon nitride film 4 and the silicon nitride film 4 is used, it is also possible to form the gate insulating film only with the silicon nitride film, and the number of steps can be reduced.
〔発明の効果]
以上説明したように本発明は、薄いゲート絶縁膜をゲー
ト長よりも短い長さに形成した後に、このゲート絶縁膜
をマスクにして厚い酸化膜を形成し、かつこの厚い酸化
膜に両端部を重ねるようにしてゲート電極を形成するの
で、ゲート電極の直下に薄いゲート絶縁膜を有し、ゲー
ト電極の両端部の下側に厚いゲート絶縁膜を有するMO
S型トランジスタが形成でき、動作の高速化及び高集積
化を図る一方で、ゲート電極とドレイン電極間の耐圧を
向上したMOS型半導体装置を製造できる効果がある。[Effects of the Invention] As explained above, the present invention forms a thin gate insulating film with a length shorter than the gate length, and then forms a thick oxide film using this gate insulating film as a mask. Since the gate electrode is formed so that both ends overlap the film, an MO with a thin gate insulating film directly below the gate electrode and a thick gate insulating film below both ends of the gate electrode is formed.
An S-type transistor can be formed, and a MOS-type semiconductor device with improved breakdown voltage between a gate electrode and a drain electrode can be manufactured while achieving higher operation speed and higher integration.
第1図(a)乃至第1図(d)は本発明のMO8型半導
体装置のゲート電極形成前後の製造工程を示す縦断面図
、第2図(a)乃至第2図(c)は従来のMOS型半導
体装置のゲート電極形成前後の製造工程を示す縦断面図
である。
1.11・・・シリコン基板、2,12・・・フィール
ド酸化膜、2a・・・シリコン酸化膜、3.13・・・
シリコン酸化膜、4.14・・・シリコン窒化膜、5.
15・・・ゲート電極(多結晶シリコン)、6.16・
・・ソース・ドレイン領域。1(a) to 1(d) are vertical cross-sectional views showing the manufacturing steps before and after forming the gate electrode of the MO8 type semiconductor device of the present invention, and FIG. 2(a) to 2(c) are the conventional FIG. 3 is a vertical cross-sectional view showing manufacturing steps before and after forming a gate electrode of a MOS type semiconductor device. 1.11...Silicon substrate, 2,12...Field oxide film, 2a...Silicon oxide film, 3.13...
Silicon oxide film, 4.14... silicon nitride film, 5.
15... Gate electrode (polycrystalline silicon), 6.16.
...Source/drain region.
Claims (1)
面に有するゲート絶縁膜を形成し、かつこのゲート絶縁
膜をゲート電極長よりも短い長さにパターン形成する工
程と、このゲート絶縁膜をマスクにして前記半導体基板
の表面に該ゲート絶縁膜よりも厚い酸化膜を形成する工
程と、両端部を前記厚い酸化膜に重ねるように前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、このゲート
電極を利用してドレイン・ソース領域を形成する工程と
を含むことを特徴とするMOS型半導体装置の製造方法
。1. Forming a gate insulating film having at least an insulating film that is difficult to oxidize on the surface on a semiconductor substrate, and patterning this gate insulating film to a length shorter than the gate electrode length, and masking this gate insulating film. forming an oxide film thicker than the gate insulating film on the surface of the semiconductor substrate; forming a gate electrode on the gate insulating film so that both ends overlap the thick oxide film; 1. A method for manufacturing a MOS semiconductor device, comprising the step of forming drain and source regions using electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19921688A JPH0247838A (en) | 1988-08-10 | 1988-08-10 | Manufacture of mos type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19921688A JPH0247838A (en) | 1988-08-10 | 1988-08-10 | Manufacture of mos type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247838A true JPH0247838A (en) | 1990-02-16 |
Family
ID=16404068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19921688A Pending JPH0247838A (en) | 1988-08-10 | 1988-08-10 | Manufacture of mos type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247838A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770550B2 (en) | 1999-05-17 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device manufacturing method |
-
1988
- 1988-08-10 JP JP19921688A patent/JPH0247838A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770550B2 (en) | 1999-05-17 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device manufacturing method |
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