JPH0247838A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH0247838A JPH0247838A JP19921688A JP19921688A JPH0247838A JP H0247838 A JPH0247838 A JP H0247838A JP 19921688 A JP19921688 A JP 19921688A JP 19921688 A JP19921688 A JP 19921688A JP H0247838 A JPH0247838 A JP H0247838A
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- Japan
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- gate electrode
- insulating film
- gate insulating
- oxide film
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型半導体装置（絶縁ゲート型電界効果
トランジスタ）の製造方法に関し、特にゲート絶縁膜の
形成方法に関する。
トランジスタ）の製造方法に関し、特にゲート絶縁膜の
形成方法に関する。
近年、ＭＯＳ型半導体装置は、動作の高速化及び高集積
化のため、微細化が進められているが、ＭＯＳ）ランジ
スタのゲート長を短くした場合には、パンチスルー防止
のために基板濃度を高くし、ゲート絶縁膜を薄くする必
要がある。
化のため、微細化が進められているが、ＭＯＳ）ランジ
スタのゲート長を短くした場合には、パンチスルー防止
のために基板濃度を高くし、ゲート絶縁膜を薄くする必
要がある。
第２図（ａ）乃至（Ｃ）は、従来のＭＯＳ型半導体装置
におけるゲート電極形成前後の製造工程を示す縦断面図
である。
におけるゲート電極形成前後の製造工程を示す縦断面図
である。
先ず、第２図（ａ）のように、シリコン基板１１上にフ
ィールド酸化膜１２を形成して素子領域を画成する。そ
して、全面にゲート絶縁膜となるシリコン酸化膜１３と
シリコン窒化膜１４を形成する。
ィールド酸化膜１２を形成して素子領域を画成する。そ
して、全面にゲート絶縁膜となるシリコン酸化膜１３と
シリコン窒化膜１４を形成する。
次に、第２図（ｂ）のように、全面に多結晶シリコン１
５を成長し、かつこの上のゲート電極の形成領域にフォ
トレジスト１７をパターニングする。
５を成長し、かつこの上のゲート電極の形成領域にフォ
トレジスト１７をパターニングする。
そして、第２図（Ｃ）のように、フォトレジスト１７を
マスクにして多結晶シリコン１５を選択エツチングして
ゲート電極１５を形成する。更に、このゲート電極１５
を用いたセルファライン技術により、シリコン基板１１
に不純物をイオン注入し、トランジスタのドレイン・ソ
ース領域１６を形成する。
マスクにして多結晶シリコン１５を選択エツチングして
ゲート電極１５を形成する。更に、このゲート電極１５
を用いたセルファライン技術により、シリコン基板１１
に不純物をイオン注入し、トランジスタのドレイン・ソ
ース領域１６を形成する。
上述した製造方法で形成されるＭＯＳ型半導体装置は、
ゲート電極１５の下側に均一な厚さのシリコン酸化膜１
３とシリコン窒化膜１４からなるゲート絶縁膜が形成さ
れる。このため、ＭＯＳ型半導体装置の動作の高速化及
び高集積化のためにゲート絶縁膜を薄く形成すると、同
時にドレイン側のゲート絶縁膜も薄くなり、ゲート電極
とドレイン電極間の耐圧が低下するという問題がある。
ゲート電極１５の下側に均一な厚さのシリコン酸化膜１
３とシリコン窒化膜１４からなるゲート絶縁膜が形成さ
れる。このため、ＭＯＳ型半導体装置の動作の高速化及
び高集積化のためにゲート絶縁膜を薄く形成すると、同
時にドレイン側のゲート絶縁膜も薄くなり、ゲート電極
とドレイン電極間の耐圧が低下するという問題がある。
本発明は動作の高速化及び高集積化を図る一方で、ゲー
ト電極とドレイン電極間の耐圧を向上するＭＯＳ型半導
体装置の製造方法を従供することを目的としている。
ト電極とドレイン電極間の耐圧を向上するＭＯＳ型半導
体装置の製造方法を従供することを目的としている。
〔課題を解決するための手段〕
本発明のＭＯ５型半導体装置の製造方法は、半導体基板
上に少なくとも酸化され難い絶縁膜を表面に有するゲー
ト絶縁膜を形成し、かつこのゲート絶縁膜をゲート電極
長よりも短い長さにバクーン形成する工程と、このゲー
ト絶縁膜をマスクにして前記半導体基板の表面に該ゲー
ト絶縁膜よりも厚い酸化膜を形成する工程と、両端部を
前記厚い酸化膜に重ねるように前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、このゲート電極を利用して
ドレイン・ソース領域を形成する工程とを含んでいる。
上に少なくとも酸化され難い絶縁膜を表面に有するゲー
ト絶縁膜を形成し、かつこのゲート絶縁膜をゲート電極
長よりも短い長さにバクーン形成する工程と、このゲー
ト絶縁膜をマスクにして前記半導体基板の表面に該ゲー
ト絶縁膜よりも厚い酸化膜を形成する工程と、両端部を
前記厚い酸化膜に重ねるように前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、このゲート電極を利用して
ドレイン・ソース領域を形成する工程とを含んでいる。
〔作用］
上述した製造方法では、ゲート電極の直下に薄いゲート
絶縁膜を有し、ゲート電極の両端部の下側に厚いゲート
絶縁膜を有するＭＯＳ型トランジスタが製造される。
絶縁膜を有し、ゲート電極の両端部の下側に厚いゲート
絶縁膜を有するＭＯＳ型トランジスタが製造される。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｄ）は、本発明の一実施例を工程順
に示す縦断面図であり、特にデー１−電極形成前後の製
造工程を示している。
に示す縦断面図であり、特にデー１−電極形成前後の製
造工程を示している。
先ず、第１図（ａ）のように、シリコン基板■上にフィ
ールド酸化膜２を形成して素子領域を画成する。次いで
、全面にシリコン酸化膜３とシリコン窒化膜４を成長し
、薄い絶縁膜を構成する。
ールド酸化膜２を形成して素子領域を画成する。次いで
、全面にシリコン酸化膜３とシリコン窒化膜４を成長し
、薄い絶縁膜を構成する。
そして、ＭＯＳ型トランジスタのゲート電極形成位置に
、形成するゲート電極よりも短い長さにフォトレジスト
７を選択的に形成する。
、形成するゲート電極よりも短い長さにフォトレジスト
７を選択的に形成する。
次に、第１図（ｂ）のように、前記フォトレジスト７を
マスクにしてシリコン酸化膜３とシリコン窒化膜４をエ
ツチングし、ゲート電極形成位置にゲート電極長よりも
短いゲート絶縁膜を形成する。
マスクにしてシリコン酸化膜３とシリコン窒化膜４をエ
ツチングし、ゲート電極形成位置にゲート電極長よりも
短いゲート絶縁膜を形成する。
次いで、第１図（Ｃ）のように、前記シリコン窒化膜４
をマスクに利用し、シリコン基板表面を選択酸化する。
をマスクに利用し、シリコン基板表面を選択酸化する。
このとき、選択酸化されたシリコン酸化膜２ａの厚さｔ
ｌは、前記シリコン酸化膜３とシリコン窒化膜４からな
るゲート絶縁膜の厚さｔ２より厚くなるように形成する
。
ｌは、前記シリコン酸化膜３とシリコン窒化膜４からな
るゲート絶縁膜の厚さｔ２より厚くなるように形成する
。
しかる上で、第１図（ｄ）のように、多結晶シリコンの
全面形成及びフォトレジストを利用した選択エツチング
法により、前記ゲート絶縁膜及びシリコン酸化膜２ａ上
にゲート電極５を形成する。
全面形成及びフォトレジストを利用した選択エツチング
法により、前記ゲート絶縁膜及びシリコン酸化膜２ａ上
にゲート電極５を形成する。
このとき、ゲート電極５は、シリコン窒化膜４及びシリ
コン酸化膜３がゲート電極長よりも短く形成されている
ことにより、これらの膜４．３よりも両側に突出され、
その両端部がシリコン酸化膜２ａに重ねられた状態に形
成される。
コン酸化膜３がゲート電極長よりも短く形成されている
ことにより、これらの膜４．３よりも両側に突出され、
その両端部がシリコン酸化膜２ａに重ねられた状態に形
成される。
その後、ゲート電極５を利用したセルファライン技術に
より不純物をイオン注入することにより、トランジスタ
のソース・ドレイン領域６を形成する。
より不純物をイオン注入することにより、トランジスタ
のソース・ドレイン領域６を形成する。
したがって、この方法で製造されたＭＯＳ型半導体装置
では、ゲート電極５の直下のゲート絶縁膜は厚さｔ２で
薄いが、ソース、ドレイン側ではシリコン酸化膜２ａに
よって厚さ１＋に厚くされた構成となっている。このた
め、ゲーＨＪｉ域の大部分は薄いゲート絶縁膜で構成さ
れ、ＭＯＳ型半導体装置の動作の高速化及び高集積化に
対応できる一方で、特にゲート電極５．とドレイン領域
６との間のゲート絶縁膜は厚くされ、ゲート電極５とド
レイン電極（図示せず）の間の耐圧が向上される。
では、ゲート電極５の直下のゲート絶縁膜は厚さｔ２で
薄いが、ソース、ドレイン側ではシリコン酸化膜２ａに
よって厚さ１＋に厚くされた構成となっている。このた
め、ゲーＨＪｉ域の大部分は薄いゲート絶縁膜で構成さ
れ、ＭＯＳ型半導体装置の動作の高速化及び高集積化に
対応できる一方で、特にゲート電極５．とドレイン領域
６との間のゲート絶縁膜は厚くされ、ゲート電極５とド
レイン電極（図示せず）の間の耐圧が向上される。
なお、ゲート電極、ドレイン電極間の耐圧はシリコン酸
化膜２ａの厚さｔ、を調整することにより任意に制御す
ることができる。
化膜２ａの厚さｔ、を調整することにより任意に制御す
ることができる。
なお、この実施例ではゲート絶縁膜をシリコン酸化膜３
とシリコン窒化膜４の２層構造としたが、シリコン窒化
膜のみでゲート絶縁膜を構成することも可能であり、工
程数を削減できる。
とシリコン窒化膜４の２層構造としたが、シリコン窒化
膜のみでゲート絶縁膜を構成することも可能であり、工
程数を削減できる。
〔発明の効果］
以上説明したように本発明は、薄いゲート絶縁膜をゲー
ト長よりも短い長さに形成した後に、このゲート絶縁膜
をマスクにして厚い酸化膜を形成し、かつこの厚い酸化
膜に両端部を重ねるようにしてゲート電極を形成するの
で、ゲート電極の直下に薄いゲート絶縁膜を有し、ゲー
ト電極の両端部の下側に厚いゲート絶縁膜を有するＭＯ
Ｓ型トランジスタが形成でき、動作の高速化及び高集積
化を図る一方で、ゲート電極とドレイン電極間の耐圧を
向上したＭＯＳ型半導体装置を製造できる効果がある。
ト長よりも短い長さに形成した後に、このゲート絶縁膜
をマスクにして厚い酸化膜を形成し、かつこの厚い酸化
膜に両端部を重ねるようにしてゲート電極を形成するの
で、ゲート電極の直下に薄いゲート絶縁膜を有し、ゲー
ト電極の両端部の下側に厚いゲート絶縁膜を有するＭＯ
Ｓ型トランジスタが形成でき、動作の高速化及び高集積
化を図る一方で、ゲート電極とドレイン電極間の耐圧を
向上したＭＯＳ型半導体装置を製造できる効果がある。
第１図（ａ）乃至第１図（ｄ）は本発明のＭＯ８型半導
体装置のゲート電極形成前後の製造工程を示す縦断面図
、第２図（ａ）乃至第２図（ｃ）は従来のＭＯＳ型半導
体装置のゲート電極形成前後の製造工程を示す縦断面図
である。 １．１１・・・シリコン基板、２，１２・・・フィール
ド酸化膜、２ａ・・・シリコン酸化膜、３．１３・・・
シリコン酸化膜、４．１４・・・シリコン窒化膜、５．
１５・・・ゲート電極（多結晶シリコン）、６．１６・
・・ソース・ドレイン領域。
体装置のゲート電極形成前後の製造工程を示す縦断面図
、第２図（ａ）乃至第２図（ｃ）は従来のＭＯＳ型半導
体装置のゲート電極形成前後の製造工程を示す縦断面図
である。 １．１１・・・シリコン基板、２，１２・・・フィール
ド酸化膜、２ａ・・・シリコン酸化膜、３．１３・・・
シリコン酸化膜、４．１４・・・シリコン窒化膜、５．
１５・・・ゲート電極（多結晶シリコン）、６．１６・
・・ソース・ドレイン領域。
Claims (1)
- １、半導体基板上に少なくとも酸化され難い絶縁膜を表
面に有するゲート絶縁膜を形成し、かつこのゲート絶縁
膜をゲート電極長よりも短い長さにパターン形成する工
程と、このゲート絶縁膜をマスクにして前記半導体基板
の表面に該ゲート絶縁膜よりも厚い酸化膜を形成する工
程と、両端部を前記厚い酸化膜に重ねるように前記ゲー
ト絶縁膜上にゲート電極を形成する工程と、このゲート
電極を利用してドレイン・ソース領域を形成する工程と
を含むことを特徴とするＭＯＳ型半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19921688A JPH0247838A (ja) | 1988-08-10 | 1988-08-10 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19921688A JPH0247838A (ja) | 1988-08-10 | 1988-08-10 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247838A true JPH0247838A (ja) | 1990-02-16 |
Family
ID=16404068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19921688A Pending JPH0247838A (ja) | 1988-08-10 | 1988-08-10 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770550B2 (en) | 1999-05-17 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device manufacturing method |
-
1988
- 1988-08-10 JP JP19921688A patent/JPH0247838A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770550B2 (en) | 1999-05-17 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device manufacturing method |
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