JPH0766728A - アナログディジタル変換器 - Google Patents
アナログディジタル変換器Info
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- JPH0766728A JPH0766728A JP5207457A JP20745793A JPH0766728A JP H0766728 A JPH0766728 A JP H0766728A JP 5207457 A JP5207457 A JP 5207457A JP 20745793 A JP20745793 A JP 20745793A JP H0766728 A JPH0766728 A JP H0766728A
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- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 ゲートを十分昇圧できなくともスイッチをオ
ンさせ、差動増幅器の入力端子の余分な電圧を除去して
変換精度を高める。 【構成】 接続部１０６と接地端子との間に挿入され、
その接続を断続する第３のＮチャネルＭＯＳ ＦＥＴ１
１２と、接続部１１０と接地端子との間に挿入され、そ
の接続を断続する第４のＮチャネルＭＯＳ ＦＥＴ１１
３と、接続部１０６と接続部１１０との間に挿入され、
その接続を断続する第５のＮチャネルＭＯＳ ＦＥＴ１
１４と、昇圧信号φをインバータ１１８および一端を接
地されたコンデンサ１２４の前後から入力して、これら
３つのＮチャネルＭＯＳ ＦＥＴ１１２，１１３，１１
４の各ゲートに駆動パルスを出力するノア（ＮＯＲ）回
路１２３とを有する。
ンさせ、差動増幅器の入力端子の余分な電圧を除去して
変換精度を高める。 【構成】 接続部１０６と接地端子との間に挿入され、
その接続を断続する第３のＮチャネルＭＯＳ ＦＥＴ１
１２と、接続部１１０と接地端子との間に挿入され、そ
の接続を断続する第４のＮチャネルＭＯＳ ＦＥＴ１１
３と、接続部１０６と接続部１１０との間に挿入され、
その接続を断続する第５のＮチャネルＭＯＳ ＦＥＴ１
１４と、昇圧信号φをインバータ１１８および一端を接
地されたコンデンサ１２４の前後から入力して、これら
３つのＮチャネルＭＯＳ ＦＥＴ１１２，１１３，１１
４の各ゲートに駆動パルスを出力するノア（ＮＯＲ）回
路１２３とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログディジタル変
換器、以下Ａ／Ｄ変換器という、に関し、特に高精度を
要求される逐次比較型Ａ／Ｄ変換器に関する。
換器、以下Ａ／Ｄ変換器という、に関し、特に高精度を
要求される逐次比較型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】逐次比較型Ａ／Ｄ変換器は、ディジタル
アナログ（Ｄ／Ａ）変換器と、比較器と、逐次比較用レ
ジスタおよび制御ロジックとを含む帰還ループにより構
成され、入力されたアナログ電圧ＶｉとＤ／Ａ変換器の
出力電圧Ｖｄとを制御ロジックにより等しくし、このと
きのＤ／Ａ変換器への入力ディジタル値をＡ／Ｄ変換器
の出力ディジタル値として出力するものである。Ｄ／Ａ
変換器出力Ｖｄとアナログ入力Ｖｉとを等しくするとき
は、最初Ｄ／Ａ変換器の最上位ビット（ＭＳＢ）を１に
設定し、そのときのＤ／Ａ変換器の出力Ｖｄ（基準電圧
のフルスケールＶｓの１／２）とアナログ入力電圧Ｖｉ
とを比較器で比較する。Ｖｉ＞Ｖｄ（＝Ｖｓ／２）であ
ればＭＳＢ＝１のまま、Ｖｉ＜ＶｄであればＭＳＢ＝０
に戻した後、Ｖｄを（３／４）ＶｓまたはＶｓ／４とし
て順次２ビット目以下の比較動作を行なう。このように
して最下位ビット（ＬＳＢ）までのディジタル値が求め
られる。
アナログ（Ｄ／Ａ）変換器と、比較器と、逐次比較用レ
ジスタおよび制御ロジックとを含む帰還ループにより構
成され、入力されたアナログ電圧ＶｉとＤ／Ａ変換器の
出力電圧Ｖｄとを制御ロジックにより等しくし、このと
きのＤ／Ａ変換器への入力ディジタル値をＡ／Ｄ変換器
の出力ディジタル値として出力するものである。Ｄ／Ａ
変換器出力Ｖｄとアナログ入力Ｖｉとを等しくするとき
は、最初Ｄ／Ａ変換器の最上位ビット（ＭＳＢ）を１に
設定し、そのときのＤ／Ａ変換器の出力Ｖｄ（基準電圧
のフルスケールＶｓの１／２）とアナログ入力電圧Ｖｉ
とを比較器で比較する。Ｖｉ＞Ｖｄ（＝Ｖｓ／２）であ
ればＭＳＢ＝１のまま、Ｖｉ＜ＶｄであればＭＳＢ＝０
に戻した後、Ｖｄを（３／４）ＶｓまたはＶｓ／４とし
て順次２ビット目以下の比較動作を行なう。このように
して最下位ビット（ＬＳＢ）までのディジタル値が求め
られる。
【０００３】従来の逐次比較型Ａ／Ｄ変換器の回路構成
の例を図４ＡおよびＢに示す。
の例を図４ＡおよびＢに示す。
【０００４】図４Ａにおいて、スイッチ３１６，３１８
がオン、３２０がオフの状態でアナログ入力信号が入力
端子３０１からコンデンサ３１７にサンプリングされ
る。また、同時にスイッチ３２２がオンとなり、コンデ
ンサ３２１には電源電圧Ｖｄが両電極に印加される。次
にスイッチ３１６，３１８，３２２がオフになり、アナ
ログ入力信号がコンデンサ３１７にホールドされる。次
にスイッチ３２０がオンとなり、逐次比較が行なわれ、
その変換結果が逐次比較レジスタ３１５に保持される。
がオン、３２０がオフの状態でアナログ入力信号が入力
端子３０１からコンデンサ３１７にサンプリングされ
る。また、同時にスイッチ３２２がオンとなり、コンデ
ンサ３２１には電源電圧Ｖｄが両電極に印加される。次
にスイッチ３１６，３１８，３２２がオフになり、アナ
ログ入力信号がコンデンサ３１７にホールドされる。次
にスイッチ３２０がオンとなり、逐次比較が行なわれ、
その変換結果が逐次比較レジスタ３１５に保持される。
【０００５】また、他の従来例として特開昭６１−１２
６８２３号に開示されたＡ／Ｄ変換器を図４Ｂに示す。
アナログ入力信号をコンデンサにサンプリングし、ホー
ルドするチョッパ安定比較器を内蔵したＡ／Ｄ変換器に
おいて、前の被変換アナログ入力信号電圧と次の被変換
アナログ入力信号電圧との間に電位差がある場合は、次
の被変換アナログ入力信号をサンプリングするとき、コ
ンデンサの充、放電により瞬間的にいわゆるラッシュ電
流が流れる。このＡ／Ｄ変換器は、このラッシュ電流を
低減して信号源の抵抗が大きいアナログ信号でも高精度
に変換可能とすることを目的として、Ｄ／Ａ変換器３１
４の出力の比較基準電圧またはその中位点の電圧を切り
替えて、サンプリング用のコンデンサ３０５または差動
増幅器３０８の２つの入力端子にそれぞれ入力するもの
である。
６８２３号に開示されたＡ／Ｄ変換器を図４Ｂに示す。
アナログ入力信号をコンデンサにサンプリングし、ホー
ルドするチョッパ安定比較器を内蔵したＡ／Ｄ変換器に
おいて、前の被変換アナログ入力信号電圧と次の被変換
アナログ入力信号電圧との間に電位差がある場合は、次
の被変換アナログ入力信号をサンプリングするとき、コ
ンデンサの充、放電により瞬間的にいわゆるラッシュ電
流が流れる。このＡ／Ｄ変換器は、このラッシュ電流を
低減して信号源の抵抗が大きいアナログ信号でも高精度
に変換可能とすることを目的として、Ｄ／Ａ変換器３１
４の出力の比較基準電圧またはその中位点の電圧を切り
替えて、サンプリング用のコンデンサ３０５または差動
増幅器３０８の２つの入力端子にそれぞれ入力するもの
である。
【０００６】
【発明が解決しようとする課題】しかし、上述の特開昭
６１−１２６８２３号に開示のＡ／Ｄ変換器は、精度向
上のためにバイアス依存性の少ないコンデンサを必要と
し、そのためには２層ポリシリコン形成などの製造工程
を追加しなければならない。一般には、工程短縮のた
め、１端をＮウエルとするようなＭＯＳコンデンサが使
用され、図４Ａの第１の従来例のように、バイアス依存
性の大きいことに対しては、アナログ信号のサンプリン
グ時にコンデンサの一端に比較基準電圧Ｖｄを印加して
いた。アナログ信号入力時には、差動増幅器３０８の入
力端子３２４の電位がＶｄより高くなるので、スイッチ
３１８をＰチャネルＭＯＳ ＦＥＴとした場合、スイッ
チを形成するＮウエルとＰ型拡散層に順方向のバイアス
がかかり、コンデンサ３１７に保持されていた電荷が漏
洩する。したがって、スイッチ３１８，３２２は、Ｎチ
ャネルＭＯＳ ＦＥＴにより形成され、オンの動作時に
はチャネル抵抗を低減させるためにゲートを昇圧して使
用している。しかし、ゲート耐圧の観点から昇圧電位に
は上限があり、ゲートの昇圧不十分のためにスイッチを
構成するＮチャネルＭＯＳ ＦＥＴのオン抵抗が高くな
り、コンデンサの端子電位がＶｄとならず、その結果、
変換精度の劣化を招くという欠点があった。
６１−１２６８２３号に開示のＡ／Ｄ変換器は、精度向
上のためにバイアス依存性の少ないコンデンサを必要と
し、そのためには２層ポリシリコン形成などの製造工程
を追加しなければならない。一般には、工程短縮のた
め、１端をＮウエルとするようなＭＯＳコンデンサが使
用され、図４Ａの第１の従来例のように、バイアス依存
性の大きいことに対しては、アナログ信号のサンプリン
グ時にコンデンサの一端に比較基準電圧Ｖｄを印加して
いた。アナログ信号入力時には、差動増幅器３０８の入
力端子３２４の電位がＶｄより高くなるので、スイッチ
３１８をＰチャネルＭＯＳ ＦＥＴとした場合、スイッ
チを形成するＮウエルとＰ型拡散層に順方向のバイアス
がかかり、コンデンサ３１７に保持されていた電荷が漏
洩する。したがって、スイッチ３１８，３２２は、Ｎチ
ャネルＭＯＳ ＦＥＴにより形成され、オンの動作時に
はチャネル抵抗を低減させるためにゲートを昇圧して使
用している。しかし、ゲート耐圧の観点から昇圧電位に
は上限があり、ゲートの昇圧不十分のためにスイッチを
構成するＮチャネルＭＯＳ ＦＥＴのオン抵抗が高くな
り、コンデンサの端子電位がＶｄとならず、その結果、
変換精度の劣化を招くという欠点があった。
【０００７】本発明の目的は、上述の欠点を解消し、差
動増幅器の入力端子に基準電圧を供給する回路のスイッ
チのゲートを十分昇圧できなくともスイッチをオンさせ
ることができるＡ／Ｄ変換器を提供することにある。
動増幅器の入力端子に基準電圧を供給する回路のスイッ
チのゲートを十分昇圧できなくともスイッチをオンさせ
ることができるＡ／Ｄ変換器を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、動作中の所定の期間、差動増幅器の第１および第２
の入力端子の間を短絡し、かつ、これら２つの入力端子
をともに接地する手段を有する。
は、動作中の所定の期間、差動増幅器の第１および第２
の入力端子の間を短絡し、かつ、これら２つの入力端子
をともに接地する手段を有する。
【０００９】この手段は、差動増幅器の第１の入力端子
と電圧源の間に接続された第１のＮチャネルＭＯＳ Ｆ
ＥＴと、差動増幅器の第２の入力端子と電圧源の間に接
続された第２のＮチャネルＭＯＳ ＦＥＴと、差動増幅
器の第１の入力端子と接地端子の間に接続された第３の
ＮチャネルＭＯＳ ＦＥＴと、差動増幅器の第２の入力
端子と接地端子の間に接続された第４のＮチャネルＭＯ
Ｓ ＦＥＴと、差動増幅器の第１の入力端子と差動増幅
器の第２の入力端子の間に接続された第５のＮチャネル
ＭＯＳ ＦＥＴと、第１および第２のＮチャネルＭＯＳ
ＦＥＴのゲートに供給する電圧を昇圧する昇圧回路
と、昇圧回路の昇圧開始の所定期間のみ第３、第４およ
び第５のＭＯＳ ＦＥＴのゲートにパルス波を供給する
パルス波発生回路とからなる。
と電圧源の間に接続された第１のＮチャネルＭＯＳ Ｆ
ＥＴと、差動増幅器の第２の入力端子と電圧源の間に接
続された第２のＮチャネルＭＯＳ ＦＥＴと、差動増幅
器の第１の入力端子と接地端子の間に接続された第３の
ＮチャネルＭＯＳ ＦＥＴと、差動増幅器の第２の入力
端子と接地端子の間に接続された第４のＮチャネルＭＯ
Ｓ ＦＥＴと、差動増幅器の第１の入力端子と差動増幅
器の第２の入力端子の間に接続された第５のＮチャネル
ＭＯＳ ＦＥＴと、第１および第２のＮチャネルＭＯＳ
ＦＥＴのゲートに供給する電圧を昇圧する昇圧回路
と、昇圧回路の昇圧開始の所定期間のみ第３、第４およ
び第５のＭＯＳ ＦＥＴのゲートにパルス波を供給する
パルス波発生回路とからなる。
【００１０】
【作用】昇圧回路の昇圧開始の所定期間のみ、第３、第
４および第５のＭＯＳ ＦＥＴのゲートにパルス波が供
給されることにより、差動増幅器の第１、第２の入力端
子がともにこの期間に接地、短絡され、等電位となる。
４および第５のＭＯＳ ＦＥＴのゲートにパルス波が供
給されることにより、差動増幅器の第１、第２の入力端
子がともにこの期間に接地、短絡され、等電位となる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】１は本発明のＡ／Ｄ変換器の一実施例の構
成を示すブロック回路図、図２は図１の実施例のタイミ
ングチャート、図３は第２の実施例のブロック回路図で
ある。
成を示すブロック回路図、図２は図１の実施例のタイミ
ングチャート、図３は第２の実施例のブロック回路図で
ある。
【００１３】図１において、本実施例のＡ／Ｄ変換器
は、入力端子１０１のアナログ入力電圧をスイッチ１０
２を介して一時保存し、さらにスイッチ１０３へ切替る
ことによりＤ／Ａ変換器１２８の出力が印加されるコン
デンサ１０５と、電源電圧と比較基準電圧が両側の端子
に印加されるコンデンサ１０９と、これらのコンデンサ
の出力端子がそれぞれ接続され、入力される両者の電圧
の差動増幅を行なう差動増幅器１１５と、差動増幅器１
１５の出力に応じてディジタル信号に変換し、かつ、各
部の動作を制御する逐次比較レジスタ１２７と、変換さ
れたディジタル信号をアナログ電圧に変換して差動増幅
器１１５の入力側に帰還するＤ／Ａ変換器１２８と、コ
ンデンサ１０５と差動増幅器１１５との接続部１０６と
比較基準電源１０８との間に挿入され、ゲートに昇圧回
路１１６の出力に応じてサンプリングとホールドを行わ
せるために接続する第１のＮチャネルＭＯＳ ＦＥＴ１
０７と、コンデンサ１０９と差動増幅器１１５の接続部
１１０と比較基準電源１０８との間に挿入され、ゲート
に昇圧回路１１６の出力に応じてコンデンサ１０９に比
較基準電圧を印加する第２のＮチャネルＭＯＳ ＦＥＴ
１１１とからなる従来と同様なＡ／Ｄ変換器において、
さらに次のような回路を付加したものである。すなわ
ち、本実施例のＡ／Ｄ変換器は、接続部１０６と接地端
子との間に挿入され、その接続を断続する第３のＮチャ
ネルＭＯＳ ＦＥＴ１１２と、接続部１１０と接地端子
との間に挿入され、その接続を断続する第４のＮチャネ
ルＭＯＳＦＥＴ１１３と、接続部１０６と接続部１１０
との間に挿入され、その接続を断続する第５のＮチャネ
ルＭＯＳ ＦＥＴ１１４と、昇圧信号φをインバータ１
１９および一端を接地されたコンデンサ１２４の前後か
ら入力して、これら３つのＮチャネルＭＯＳ ＦＥＴ１
１２，１１３，１１４の各ゲートに駆動パルスを出力す
るノア（ＮＯＲ）回路１２３とを有する。
は、入力端子１０１のアナログ入力電圧をスイッチ１０
２を介して一時保存し、さらにスイッチ１０３へ切替る
ことによりＤ／Ａ変換器１２８の出力が印加されるコン
デンサ１０５と、電源電圧と比較基準電圧が両側の端子
に印加されるコンデンサ１０９と、これらのコンデンサ
の出力端子がそれぞれ接続され、入力される両者の電圧
の差動増幅を行なう差動増幅器１１５と、差動増幅器１
１５の出力に応じてディジタル信号に変換し、かつ、各
部の動作を制御する逐次比較レジスタ１２７と、変換さ
れたディジタル信号をアナログ電圧に変換して差動増幅
器１１５の入力側に帰還するＤ／Ａ変換器１２８と、コ
ンデンサ１０５と差動増幅器１１５との接続部１０６と
比較基準電源１０８との間に挿入され、ゲートに昇圧回
路１１６の出力に応じてサンプリングとホールドを行わ
せるために接続する第１のＮチャネルＭＯＳ ＦＥＴ１
０７と、コンデンサ１０９と差動増幅器１１５の接続部
１１０と比較基準電源１０８との間に挿入され、ゲート
に昇圧回路１１６の出力に応じてコンデンサ１０９に比
較基準電圧を印加する第２のＮチャネルＭＯＳ ＦＥＴ
１１１とからなる従来と同様なＡ／Ｄ変換器において、
さらに次のような回路を付加したものである。すなわ
ち、本実施例のＡ／Ｄ変換器は、接続部１０６と接地端
子との間に挿入され、その接続を断続する第３のＮチャ
ネルＭＯＳ ＦＥＴ１１２と、接続部１１０と接地端子
との間に挿入され、その接続を断続する第４のＮチャネ
ルＭＯＳＦＥＴ１１３と、接続部１０６と接続部１１０
との間に挿入され、その接続を断続する第５のＮチャネ
ルＭＯＳ ＦＥＴ１１４と、昇圧信号φをインバータ１
１９および一端を接地されたコンデンサ１２４の前後か
ら入力して、これら３つのＮチャネルＭＯＳ ＦＥＴ１
１２，１１３，１１４の各ゲートに駆動パルスを出力す
るノア（ＮＯＲ）回路１２３とを有する。
【００１４】次に、この回路の動作について図１および
図２を参照して説明する。
図２を参照して説明する。
【００１５】アナログ入力信号をサンプリングするとき
は、スイッチ１０２がオン、スイッチ１０３がオフとな
り、コンデンサ１０５の入力端子には入力端子１０１か
らのアナログ入力信号が入力される。それと同時に昇圧
信号φが「０」になる（図２のａ）。 昇圧信号回路の
インバータ１１９の出力端子１２０の電位は、これによ
って反転されるが、コンデンサ１２４のために図２のよ
うに反転時期に遅れを生じる。この２つの反転ａ，ｂに
より、ＮＯＲ回路１２３の出力は、図２にｃとして示す
ようにパルス波となり、このパルス波の期間だけ第３，
４，５の３つのＮチャネルＭＯＳ ＦＥＴを駆動してゲ
ートを開く。したがって、サンプリングの間にコンデン
サ１０５の出力側の接続点１０６の電位は、充電された
余分な電荷が接地端子に流出し、その後昇圧回路１１６
の駆動によるスイッチ１０７，１１１のオンにより、電
源電圧Ｖｄまで、図２のｄにしめすように上昇する。そ
れと同時にＭ０Ｓ ＦＥＴ１１４がオンとなることによ
り、差動増幅器１１５の２つの入力部である接続部１０
６，１１０の電位が等しくなるので、第１のＮチャネル
ＭＯＳ ＦＥＴ１０７の昇圧が不十分で、そのオン時の
抵抗が大きくても、接続部１０６の電位をほぼＶｄに等
しくし、しかもその電位は接続部１１０の電位とも等し
くすることができる。
は、スイッチ１０２がオン、スイッチ１０３がオフとな
り、コンデンサ１０５の入力端子には入力端子１０１か
らのアナログ入力信号が入力される。それと同時に昇圧
信号φが「０」になる（図２のａ）。 昇圧信号回路の
インバータ１１９の出力端子１２０の電位は、これによ
って反転されるが、コンデンサ１２４のために図２のよ
うに反転時期に遅れを生じる。この２つの反転ａ，ｂに
より、ＮＯＲ回路１２３の出力は、図２にｃとして示す
ようにパルス波となり、このパルス波の期間だけ第３，
４，５の３つのＮチャネルＭＯＳ ＦＥＴを駆動してゲ
ートを開く。したがって、サンプリングの間にコンデン
サ１０５の出力側の接続点１０６の電位は、充電された
余分な電荷が接地端子に流出し、その後昇圧回路１１６
の駆動によるスイッチ１０７，１１１のオンにより、電
源電圧Ｖｄまで、図２のｄにしめすように上昇する。そ
れと同時にＭ０Ｓ ＦＥＴ１１４がオンとなることによ
り、差動増幅器１１５の２つの入力部である接続部１０
６，１１０の電位が等しくなるので、第１のＮチャネル
ＭＯＳ ＦＥＴ１０７の昇圧が不十分で、そのオン時の
抵抗が大きくても、接続部１０６の電位をほぼＶｄに等
しくし、しかもその電位は接続部１１０の電位とも等し
くすることができる。
【００１６】次に、本発明の第２の実施例について図３
により説明する。
により説明する。
【００１７】第２の実施例は、差動増幅器１１５のアナ
ログ入力信号側の接続部１０６と比較基準電圧入力側の
接続部１１０との間に接続された第５のＮチャネルＭＯ
ＳＦＥＴ２０１のゲートを、他のゲートとは別にインバ
ータ１１９の入力前の昇圧信号φに接続された昇圧回路
２０３の出力により駆動するようにしたものである。こ
のことにより、第１、第２のＮチャネルＭＯＳ ＦＥＴ
１０７，１１１がオンとなって２つの接続部１０６，１
１０に電源電圧が印加されているとき、サンプリング時
にこれらの接続部の電位をより等電位に近付けることが
できる。
ログ入力信号側の接続部１０６と比較基準電圧入力側の
接続部１１０との間に接続された第５のＮチャネルＭＯ
ＳＦＥＴ２０１のゲートを、他のゲートとは別にインバ
ータ１１９の入力前の昇圧信号φに接続された昇圧回路
２０３の出力により駆動するようにしたものである。こ
のことにより、第１、第２のＮチャネルＭＯＳ ＦＥＴ
１０７，１１１がオンとなって２つの接続部１０６，１
１０に電源電圧が印加されているとき、サンプリング時
にこれらの接続部の電位をより等電位に近付けることが
できる。
【００１８】上述の第１ないし第５の各ＮチャネルＭＯ
Ｓ ＦＥＴ１０７−２０１は、低しきい値のＮＭＯＳ
ＦＥＴに置き換えても同様の効果が得られる。
Ｓ ＦＥＴ１０７−２０１は、低しきい値のＮＭＯＳ
ＦＥＴに置き換えても同様の効果が得られる。
【００１９】
【発明の効果】本発明のＡ／Ｄ変換器は、差動増幅器の
２つの入力部のそれぞれと接地端子との間、およびこれ
らの入力部間に接続を開閉できるスイッチを設け、昇圧
信号によりそれらのスイッチを駆動することにより、ア
ナログ入力信号をサンプリングするとき、コンデンサに
蓄積される余分な電荷を放電することができて、変換器
の精度を高めることができる効果がある。
２つの入力部のそれぞれと接地端子との間、およびこれ
らの入力部間に接続を開閉できるスイッチを設け、昇圧
信号によりそれらのスイッチを駆動することにより、ア
ナログ入力信号をサンプリングするとき、コンデンサに
蓄積される余分な電荷を放電することができて、変換器
の精度を高めることができる効果がある。
【図１】本発明の１実施例の構成を示すブロック回路図
である。
である。
【図２】図１の実施例のタイミングチャートである。
【図３】第２の実施例のブロック回路図である。
【図４】従来のＡ／Ｄ変換器のブロック回路図である。
Ａは第１の従来例のブロック図である。Ｂは第２の従来
例のブロック図である。
Ａは第１の従来例のブロック図である。Ｂは第２の従来
例のブロック図である。
１０１，３０１ アナログ信号入力端子 １０２，１０３，３１６，３１８，３２０，３２２
スイッチ １０５，１０９，１２４，３０５，３１７，３２１
コンデンサ １０６，１１０ 接続点 １０７，１１１，１１２，１１３，１１４，２０１
ＮチャネルＭＯＳ ＦＥＴ １０８ 基準電源端子 １１５，３０８ 差動増幅器 １１６，２０３ 昇圧回路 １１９ インバータ １２３ ノア（ＮＯＲ）回路 １２７，３１５ 逐次比較レジスタ １２８ Ｄ／Ａ変換器
スイッチ １０５，１０９，１２４，３０５，３１７，３２１
コンデンサ １０６，１１０ 接続点 １０７，１１１，１１２，１１３，１１４，２０１
ＮチャネルＭＯＳ ＦＥＴ １０８ 基準電源端子 １１５，３０８ 差動増幅器 １１６，２０３ 昇圧回路 １１９ インバータ １２３ ノア（ＮＯＲ）回路 １２７，３１５ 逐次比較レジスタ １２８ Ｄ／Ａ変換器
Claims (4)
- 【請求項１】 ディジタル変換すべきアナログ信号が第
１の容量素子を介して入力される第１の入力端子と基準
電圧が第２の容量素子を介して入力される第２の入力端
子とを有し、前記２つの入力端子から入力される電圧を
差動増幅する差動増幅器と、前記差動増幅器の出力電圧
に応じてディジタル信号を出力する逐次比較レジスタ
と、前記逐次比較レジスタから出力されたディジタル信
号に応じてアナログ信号を出力するディジタルアナログ
変換器と、前記差動増幅器の第１の入力端子に供給する
信号を前記ディジタルアナログ変換器の出力信号とディ
ジタル変換すべきアナログ入力信号のいずれかに切替え
る入力回路とからなるアナログディジタル変換器におい
て、 動作中の所定の期間、前記差動増幅器の第１および第２
の入力端子の間を短絡し、かつ、前記２つの入力端子を
ともに接地する手段を有することを特徴とするアナログ
ディジタル変換器。 - 【請求項２】 差動増幅器の第１および第２の入力端子
を動作中の所定の期間短絡し、かつ、これらをともに接
地する手段は、差動増幅器の第１の入力端子と電圧源の
間に接続された第１のＮチャネルＭＯＳ ＦＥＴと、差
動増幅器の第２の入力端子と電圧源の間に接続された第
２のＮチャネルＭＯＳ ＦＥＴと、差動増幅器の第１の
入力端子と接地端子の間に接続された第３のＮチャネル
ＭＯＳＦＥＴと、差動増幅器の第２の入力端子と接地端
子の間に接続された第４のＮチャネルＭＯＳ ＦＥＴ
と、差動増幅器の第１の入力端子と差動増幅器の第２の
入力端子の間に接続された第５のＮチャネルＭＯＳ Ｆ
ＥＴと、前記第１および第２のＮチャネルＭＯＳ ＦＥ
Ｔのゲートに供給する電圧を昇圧する昇圧回路と、前記
昇圧回路の昇圧開始の所定期間のみ、前記第３、第４お
よび第５のＭＯＳＦＥＴのゲートにパルス波を供給する
パルス波発生回路とからなる請求項１に記載のアナログ
ディジタル変換器。 - 【請求項３】 第１および第２のＮチャネルＭＯＳ Ｆ
ＥＴのゲートを昇圧する第１の昇圧回路と、第３および
第４のＮチャネルＭＯＳ ＦＥＴのゲートへパルス波を
供給するパルス波発生回路と、第５のＮチャネルＭＯＳ
ＦＥＴのゲートを昇圧する第２の昇圧回路とを有する
請求項２に記載のアナログディジタル変換器。 - 【請求項４】 第１乃至第５の全てのＮチャネルＭＯＳ
ＦＥＴが低しきい値である請求項２または３に記載の
アナログディジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207457A JP2780605B2 (ja) | 1993-08-23 | 1993-08-23 | アナログディジタル変換器 |
| US08/272,679 US5488370A (en) | 1993-08-23 | 1994-07-08 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5207457A JP2780605B2 (ja) | 1993-08-23 | 1993-08-23 | アナログディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766728A true JPH0766728A (ja) | 1995-03-10 |
| JP2780605B2 JP2780605B2 (ja) | 1998-07-30 |
Family
ID=16540093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5207457A Expired - Lifetime JP2780605B2 (ja) | 1993-08-23 | 1993-08-23 | アナログディジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5488370A (ja) |
| JP (1) | JP2780605B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103254A (ja) * | 1997-09-26 | 1999-04-13 | Toshiba Corp | アナログデジタル変換回路装置及びその変換方法 |
| US6385652B1 (en) * | 1998-04-16 | 2002-05-07 | Citibank, N.A. | Customer access solutions architecture |
| US6667707B2 (en) * | 2002-05-02 | 2003-12-23 | Analog Devices, Inc. | Analog-to-digital converter with the ability to asynchronously sample signals without bias or reference voltage power consumption |
| MY149749A (en) * | 2010-12-16 | 2013-10-14 | Mimos Berhad | Dual-function successive approximation analog to digital converter (sa-adc) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS61126823A (ja) * | 1984-11-22 | 1986-06-14 | Nec Corp | アナログデイジタル変換器 |
| JPS6336157A (ja) * | 1986-07-30 | 1988-02-16 | Nec Corp | 比較回路 |
| JPH0247916A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | アナログコンパレータ |
| JPH02128523A (ja) * | 1988-11-08 | 1990-05-16 | Nec Ic Microcomput Syst Ltd | オフセット補正回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293848A (en) * | 1977-08-26 | 1981-10-06 | Intel Corporation | MOS Analog-to-digital converter |
| US4912423A (en) * | 1989-02-27 | 1990-03-27 | General Electric Company | Chopper-stabilized operational transconductance amplifier |
-
1993
- 1993-08-23 JP JP5207457A patent/JP2780605B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-08 US US08/272,679 patent/US5488370A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS61126823A (ja) * | 1984-11-22 | 1986-06-14 | Nec Corp | アナログデイジタル変換器 |
| JPS6336157A (ja) * | 1986-07-30 | 1988-02-16 | Nec Corp | 比較回路 |
| JPH0247916A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | アナログコンパレータ |
| JPH02128523A (ja) * | 1988-11-08 | 1990-05-16 | Nec Ic Microcomput Syst Ltd | オフセット補正回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780605B2 (ja) | 1998-07-30 |
| US5488370A (en) | 1996-01-30 |
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