JPH0247926A - アナログデータを再生するデジタル方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は一般的にはコード化およびデコード化技術に関
するものであり、特に、アナログデータまたは信号をデ
ジタル形式にコード化しそしてそれからアナログデータ
または信号を再生するシステムおよび方法に関するもの
である。

〔従来技術〕

アナログデータまたは信号をデジタル的にコード化（ｅ
ｎｃｏｄｅ）およびデコード化（ｄｅｃｏｄｅ）するた
めのシステムおよび技術が従来から音響信号再生の分野
で開発されている。標準的には、このようなシステムは
、アナログの帯域幅が制限された信号（以下、アナログ
帯域幅制限信号という）が、アナログ帯域幅制限信号の
階段波近似を生成するようアナログ帯域幅制限信号の上
側の帯域幅限界の少なくとも２倍のレートでアナログ帯
域幅制限信号をサンプルしそして上側帯域幅限界に等し
いカットオフ周波数を有する理想的な低域フィルタに階
段波近似を通過させることにより正確に再生できること
を説明するナイキスト理論に基づいている。この理論に
従えば、従来のシステムは、アナログ帯域幅制限信号の
最も高い予想周波数の少□なくとも２倍である一定のレ
ートでアナログ信号をサンプルしている。音声について
、上側周波数限界は約４　ｋＨｚであり、音楽の上側周
波数限界は、人間の耳が感知できる最大限の周波数（す
なわち２０ｋＨｚ）であると考えられる。したがって、
従来のシステムは音楽の信号をコード化するのに、４４
．１ｋＨｚのサンプリング周波数を使用している。

サンプルされたアナログ信号は順次、オーディオのコン
パクトディスクのような記憶媒体に記憶される一連のデ
ジタル信号に変換される。

再生処理中は、デジタル信号は一定のレートで記録媒体
から逐次検索され、デジタル−アナログ変換器によりア
ナログ信号へと変換されそして音響信号の最も高い予想
周波数に等しい一定のカットオフ周波数を有する低域フ
ィルタに通される。

このようにして、アナログ信号は相当な歪および損失な
く再構成が行なわれる。

このタイプのコード化／デコード化処理は音響信号の高
い正確さないし確度の再生をもたらすが、この処理は、
音響信号の小さな部分でさえもコード化するのに大量の
デジタル信号を必要とすることが分かっている。その結
果、現在入手できるコンパクトディスクは、制限された
量（６０ないし９０分）のステレオ音楽しか記録できな
い。

アナログ信号の振幅の変化の大きさに応じて決定される
ある可変レートにてアナログ信号をサンプルする別の装
置が案出されている。しかしこの種のタイプの振幅依存
型可変レートのサンプリング動作は大きな振幅で低周波
数の音響、音楽または音声信号の過度のオーバーサンプ
リングを招く、それゆえこの種のタイプのシステムもま
たこのような信号をコード化するのに大量のデジタル信
号を必要とする。このタイプのシステムは、チェリー（
ｃｈｅｒｒｙ）らによる、米国特許第３．２９９．２０
４号、ステイブルトン（５ｔａｐｌｅｔｏｎ）の米国特
許第３．４４９．７４２号およびキタムラ（Ｋｉｔａｍ
ｕｒａ）の米国特許第４，３７０．６４３号明細書に記
載されている。

アナログ信号を再生するさらに別のタイプのシステムが
、ツチャ（Ｔｓｕｃｈｉｙａ）らによる米国特許第４，
３４８．６９９号明細書に記載されている。このシステ
ムは、選択される全アナログ信号がその周波数でデジタ
ル信号を生成するようサンプルされるところのサンプリ
ング周波数を設定する手段と、デジタル的にコード化さ
れるアナログ信号と共に記録媒体に記録されるサンプリ
ング周波数の被コード化表示を発生する手段とを備える
。サンプリング周波数の表示は、システムがデジタル信
号をある予め予定された一定の密度で記録媒体に記録す
るよう、記録媒体の駆動速度を制御するのに使用される
。しかし、このシステムは、アナログ信号をコード化す
るのに、低減されたまたはできるだけ最小限の量のデジ
タル信号を結果しないと思われる。

キタムラ（にｉｔａｍｕｒａ）らの米国特許第４．５６
８．９１２号明細書では、信号全体にわたり等しく離間
された間隔でアナログ信号を表示する一連のワード（第
１の一連のワード）が、そのゼロクロッシング点間の間
隔にてアナログ信号を表示する別の一連のデジタルワー
ド（第２の一連のデジタルワード）に変換されるデータ
圧縮装置が記載されている。第２の一連のワードにより
画定される間隔は、アナログ信号の続くゼロクロッシン
グ点間で等しく離間されるが、ゼロクロッシング点間で
の信号の一部での間隔持続時間は、別の２つのゼロクロ
ッシング点間でのアナログ信号の別の部分の間隔の持続
時間と相違し得る。

第２の一連のワードはアナログ信号の直線近似を発生す
るよう分析されそして近似されたものはアナログ信号を
再生するのに可変周波数の低域フィルタによりろ波され
る。

しかし、キタムラらのシステムは、アナログ信号の高周
波成分を再生することを企図していない。そうではなく
て、連続するゼロクロッシング点間の時間は検出されそ
してアナログ信号がサンプルされるレートは検出時間に
応じて決められるように思われる。さらに、このシステ
ムは、メモリの節約が達成されるよう、元のアナログ信
号からの高周波成分を緩慢にろ波する。

さらに、キタムラらの特許明細書に記載される可変周波
数低域フィルタは、応答時間が本来緩慢でありそれゆえ
高周波を再生できないように思われる。

［発明の概要］ 本発明によれば、アナログデータな再生するデジタル方
法およびシステムは、任意のアナログ信号を再生するの
に必要とされるデジタル信号の量の大幅な減少を達成す
る。

本発明は、逐次のデジタル信号としてデジタル形式にて
アナログ入力信号をコード化する方法および装置そして
アナログ入力信号を再生す条ためにデジタル信号をデコ
ード化する方法および装置を構成する。デジタル形式で
アナログ信号をコード化する装置は、アナログ入力信号
の上側帯域幅限界を感知する装置を備える。入力アナロ
グ信号の被サンプル近似をも画定する一連の電圧レベル
を引き出すために感知された上側帯域幅限界に応じて決
定される可変サンプリングレートにてアナログ入力信号
をサンプルするため、複数の手段が感知手段にカップル
される。サンプリング手段にカップルされる手段が各電
圧レベルおよび（このような電圧レベルがアナログ入力
信号のデジタル表示を形成するためデジタル信号および
ワードへ引き出されるところの）サンプリングレートを
変換する。

デジタル表示をデコード化する装置は、デジタル信号を
逐次検索する手段と、デジタル信号を、アナログ入力信
号の被サンプル近似に変換するため検索手段にカップル
される手段と、被サンプル近似のる波を行ない、アナロ
グ入力信号を再生するため、コード化されるサンプリン
グレートに応じて決定されるカットオフ周波数を有する
変換手段にカップルされたフィルタとを備える。

好ましい例では、アナログ入力信号が実質的にゼロレベ
ルにあるときにこの状態を感知するのに装置のコード化
部分にある手段が提供される。このような状態が感知さ
れるとき、カウンタが、入力アナログ信号がこのような
レベルにある時間の長さを測定し、時間の長さの表示が
デジタル形式でコード化される。このデジタル表示は、
フィルタの出力を抑止して、実質的にゼロレベルの正し
い持続時間が出力信号で再生されることを保証するため
に、順次デコード化部分で利用される。この技術は、任
意の長さのアナログ信号を再生するのに必要とされるデ
ジタル信号の量をさらに減少させる。なぜなら、複数の
各時間増分毎に実質的にゼロレベル状態を表示する複数
のデジタル信号ではなく実質的にゼロレベル状態を表示
する一つまたは少量のデジタル信号だけが必要とされる
からである。

任意のアナログ信号を表示するデジタル信号の量の減少
は、種々の記憶媒体の記憶容量の相当な増加を生じ、結
果的に、アナログ信号がそこに蓄積されるデータから再
生されることになる。

ここに開示されるコード化／デコード化技術およびシス
テムはまた、伝送媒体にわたりデジタル技術によりアナ
ログデータを伝送することが所望される種々の状況でも
有用である。このような場合では、アナログデータは、
上記のフォーマットのデータに変換可能でありそして遠
隔の場所に直接伝送されるかまたは伝送時間の節約を実
現するためにまず記憶されそして順次伝送可能である。

［好ましい例の詳細な説明］ 第１図には、本発明によるシステムの総括的なブロック
図が図示されている。システムは、音響信号のような入
力アナログ信号をデジタル形式にコード化し、記憶媒体
１２に入力信号を表示する複数のデジタル信号を記憶す
るコード化部分１０を備える。記憶媒体１２を介してコ
ード化部分１０にカップルされる別のすなわちデコード
化部分１４が、ここからデジタル信号を検索しそして出
力１６で入力アナログ信号を再現する。

コード化部分１ｏは、以下により詳細に説明されるリア
ルタイムアナライザの形式の帯域幅検出器２０を備える
。リアルタイムアナライザ２０は一連のライン２２上に
入力アナログ信号の帯域幅の上側限界を表示する帯域幅
コード出力を形成する。ライン２２は複数のサンプリン
グレート出力の一つをライン２６に形成するサンプリン
グレート選択回路２４にカップルされる 入力アナログ信号はまた、サンプリングレート選択回路
２４の出力に応じて決定される可変のカットオフ周波数
を有する入力の低域フィルタ２８にもカップルされる。

実際、入力低域フィルタ２８は、リアルタイムアナライ
ザ２０により感知される上側帯域幅限界を越える周波数
の信号成分を減衰させる。

入力低域フィルタ２８は、リアルタイムアナライザ２０
による感知を免れ得た短い時間の高調波が、被再生信号
にエイリアシング効果を招くのを回避させる。好ましい
例においてそして以下でより詳細に説明されるように、
入力低域フィルタ２８はまた、アナログ入力信号の被サ
ンプルまたは複数レベルの階段波近似を形成するために
、サンプリングレート選択回路２４の出力により決定さ
れる可変サンプリングレートにて入力アナログ信号をサ
ンプルする。

入力低域フィルタ２８の出力は、複数レベルの階段波近
似を、データ選択回路またはデータ切り替え手段３２ヘ
カツプルされる一連のデジタルワードへ変換するアナロ
グ−デジタル（Ａ／Ｄ）変換器３０にカップルされる。

リアルタイムアナライザ２０は、入力アナログ信号が実
質的にゼロレベルにあるとき高状態にあるライン３４に
別の出力を含む、ライン３４の高状態信号は、データ選
択回路３２にカップルされるデジタル出力を有するカウ
ンタ３６を可能化（イネーブル）する、さらに、この時
間中、ライン２２の帯域幅コード出力は、入力アナログ
信号が実質的にゼロレベルにあることを指示する値を想
定する。

もし、ライン３４の信号のレベルが、入力アナログ信号
が実質的にゼロレベルにあることを指示する高状態にあ
るならば、カウンタ３６の出力が、ライン２２の帯域幅
コードと一緒に、記憶媒体１２の記憶場所にデジタルワ
ードとして記憶される。一方、もしライン３４の信号の
レベルが低いならば、アナログ−デジタル変換器３０の
出力がライン２２の帯域幅コードと一緒に、記憶媒体１
２の記憶場所にデジタルワードとして記憶される。

記憶媒体１２はデジタル情報を記憶することの可能な任
意の装置が可能であることに注意されたい、たとえば、
記憶媒体１２はコンパクトオーディオディスク、ビデオ
再生で普通に使用されるレーザディスク、磁気テープま
たはディスクなどが可能である。各場合に、媒体１２で
の情報の記憶が許容されるよう、データ選択回路３２と
記憶媒体１２との間で適当なコード化または書き込み装
置が使用されねばならない。

さきに説明したように、記憶媒体１２は、データが遠隔
場所に伝送される場合には必要ではない。しかし、この
ような場合にはバッファが必要とされる。

デコード化部分１４は、被記憶デジタルワードを記憶媒
体１２から逐次検索するラッチ４０を備える。もちろん
、デジタルワードを記憶媒体１２から得るために、適当
な読出しまたはデコード化装置が、記憶媒体１２とラッ
チ４０との間で使用されねばならない。

ラッチ４ｏにカップルされるものは、ライン４４．４６
に第１および第２の出力を備える別の（第２の）データ
選択回路またはデータ切り替え手段４２である。第１の
出力４４はデジタル−アナログ変換器４８にカップルさ
れる。第２の出力４６はカウンタ５０ヘカツプルされそ
してそれから、デジタル−アナログ変換器４８の出力か
ら別の入力を受容するＯＲゲート５２ヘカツプルされる
。

データ選択回路４２は、再生されるべきアナログ信号が
実質的にゼロレベルにあるかどうかを決定するために、
記憶媒体１２から検索される帯域幅コードを分析し、も
しこの場合であるならば、記憶媒体１２から検索される
データはカウンタ５０へ通過される。カウンタ５０は、
カウンタ５０がゼロへと逆計数するときは高状態出力を
発生するプログラマブルカウントダウン（逆計数）カウ
ンタから構成されて成る。この高状態出力は、記憶媒体
１２から次のデジタルワードを検索またはフェッチする
ために、ラッチ４ｏへとＯＲゲート５２を通じてカップ
ルされる。

他方、もし記憶媒体１２から検索される帯域幅コードが
、再生されるべき信号が実質的にゼロレベルにないこと
を指示するならば、データ選択回路４２は、帯域幅コー
ドにより決定される時間中、デジタル−アナログ変換器
４８により維持される出力５４に、ある−アナログ出力
レベルを形成するデジタル−アナログ変換器４８へ被検
索データを通過させる。このコードはまた、デジタルワ
ードが最初生成されそして記憶媒体１２に記憶されたサ
ンプリング周波数をも表示する。

ライン５４のデジタル−アナログ変換器からのアナログ
出力レベルが必要とされる時間維持されると、高状態信
号が、ラッチ４０が次のデータワードを検索するように
するＯＲゲート５２ヘカツプルされる。デジタル−アナ
ログ変換器４８はそれにより入力アナログ信号の階段波
近似を再構成または再生する。

データ選択回路４２の出力４４はまた、出力低域フィル
タ５８の一人カへ結合される出力を有するカットオフ周
波数選択回路５６へもカップルされる。出力低域フィル
タ５８の別の（第２の）入力がライン５４ヘカツプルさ
れそしてそれによりデジタル−アナログ変換器４８の出
力にて、入力アナログ信号の再構成された階段波近似を
受容する。出力低域フィルタ５８はライン６０に入力ア
ナログ信号を再現するために、入力アナログ信号の階段
波または被サンプル近似をろ波する。

抑止回路６２が、ライン６０にカップルされそして記憶
媒体１２から検索されたデータが、実質的にゼロレベル
の入力信号が再生されるべきことを指示するとき、低域
フィルタ５８の出力を抑止する。抑止回路６２は不要な
ノイズが出力ライン１６に誘導されるのを回避させる。

他方、もし記憶媒体１２から検索されたデータが、実質
的にゼロレベルでないアナログ信号が再生されるべきこ
とを指示するならば、抑止回路６２は作動せずそしてラ
イン６０の信号が出力ライン１６に通過するのを許容す
る。

第２Ａ図および第３図は、第１図に図示されるコード化
部分１０をより詳細に図示する。

リアルタイムアナライザ２０は、サイレンズ検小器７２
と一緒に第３図に図示されるように数が１４個の一連の
周波数検出器７０を備える。サイレンス検出器は所望な
らばリアルタイムアナライザ２０から分離可能であるこ
とに注意されたい。

第３図に明瞭に示されるように、各周波数検出器７０−
１〜７０−１４は、入力アナログ信号を受容する高域フ
ィルタを備える。高域フィルタ７０−１〜７０−１４は
、好ましい例において、１　ｋＨｚ、２　ｋ）Ｉｚ、３
　ｋ）ｌｚ、４　ｋＨｚ、５　ｋＨｚ、６　、６　ｋＨ
ｚ、　８ｋＨｚ、９　ｋＨｚ、１０ｋＨｚ、１１　、　
５ｋＨｚ、１３ｋＨｚ。

１４、　５ｋＨｚ、１６ｋＨｚおよび１８ｋＨに等しい
個々側々のカットオフ周波数を有する。もちろん、もし
所望ならば、別のカットオフ周波数が使用可能である。

高域フィルタ７０−１〜７０−１４は、それぞれレベル
検出器７４−１〜７４−１４へ接続される。複数のレベ
ル検出器７４は引き続き、第２Ａ図にも図示されるプラ
イオリティエンコーダ７６の１４個の入力へカップルさ
れる。

各高域フィルタ７０はカットオフ周波数よりも下のアナ
ログ入力信号の周波数成分を減衰させそしてろ波された
信号を関連のレベル検出器７４へ通す、レベル検出器は
、ろ波された信号を、予め予定される基準に対して比較
しそしてもしろ波された信号の振幅が予め予定される基
準よりも大きいならば、高状態信号がレベル検出器７４
の出力に形成される。

他方、もしろ波された信号の振幅が予め予定される基準
よりも小さいならば、低状態信号がレベル検出器７４の
出力に形成される。

各レベル検出器７４は、好ましい例において、１／３秒
の桁である予め予定される時間期間、その出力にて高状
態信号をラッチする。しかし各レベル検出器はその出力
に低状態信号をラッチせずそれゆえ予め予定される基準
を超えるとき高状態信号を直ちに発生し、当のこの信号
がその後１／３秒間隔の間ラッチされる。これは、リア
ルタイムアナライザ２０の出力は帯域幅の増加に即座に
応答できるが、実際の帯域幅が高い値から減少した後約
１／３秒間、高帯域幅の指示が維持されることを意味す
る。これは、以下により明瞭に示されるように、サンプ
リングレートの過度の変化を回避させる。

ろ波された信号がそれに対して比較されるところの予め
予定される基準は、入力信号の振幅の予想範囲およびフ
ィルタ７０のロールオフの割合に応じて決定される。好
ましい例では、高域フィルタは４次フィルタまたはそれ
よりも高いフィルタでありそしてろ波された信号がレベ
ル検出器７４によりそれに対して比較されるところの予
め予定される基準レベルは、できるだけ最大限のビーク
−ピーク入力信号振幅がＩＯＶに等しいときアース電位
よりも上の２ｍＶの範囲または替わりに全信号振幅の０
．０２％である。

プライオリティエンコーダ７６は１６個の入力Ｄ　ｏ　
−Ｄ　＋ｓを備える。レベル検出器７４−１〜７４−１
４はそれぞれ入力Ｄａ　　Ｄｏｓにカップルされる。入
力り、は、順次アナログ入力信号を受容する別のレベル
検出器７７の出力を受容する。入力Ｄ０はサイレンス検
出器７２の出力を受容する。

プライオリティエンコーダ７６は以下により詳細に説明
される４ビツトバイナリ出力を一緒に構成する４出力Ｑ
　ｏ　＝　Ｑ　ｓを備える。

レベル検出器７４−１〜７４−１４および７７は入力ア
ナログ信号の上側帯域幅限界を表示する１５ビツトワー
ドな一緒に構成する。たとえば、入力アナログが基準レ
ベルよりも大きな振幅を有する１８ｋＨｚを超える周波
数成分を有するとき、レベル検出器７４の各出力は高状
態にありバイナリワード１１１１１１１１１１１１１１
を形成する。入力Ｄ０のサイレンス検出器７２からの信
号と一緒に、この１５ビツトのバイナリワードは出力Ｑ
０〜Ｑ、に唯一の４ビツト出力１１１１に変換される。

アナログ入力信号が１６ｋＨｚよりも大きいが１８ｋＨ
ｚよりも小さい周波数成分を有するとき、入力り、〜Ｄ
Ｉｓヘカップルされる１５ビツトワードは０１１１１１
１１１１１１１１である。このコードは、入力Ｄｏの高
信号と共に出力Ｑ０〜Ｑ、が唯一の４ビツト出力１１１
０を発生するようにする。

入力音響信号の上側帯域幅限界を表示する別の１５ビツ
トワードが同様の仕方で生成される。入力音響信号がレ
ベル検出器７７についての基準レベルを超えておりそし
て１　ｋＨｚを超えない周波数成分を有するとき、各レ
ベル検出器７４は低状態出力を発生しそしてレベル検出
器７７は高状態出力を発生する。これらの出力は入力り
、の信号と一緒に、プライオリティエンコーダ７６の出
力にワード０００１を発生させる。

再び第２Ａ図に言及すると、アナログ入力信号の振幅が
サイレンス検出器７２について、基準レベルよりも低下
するとき、高状態出力またはデジタルのサイレンス信号
が発生されそれによりこれはプライオリティエンコーダ
７６の入力ヘカップルされ、プライオリティエンコーダ
は順次４ビツトワード００００を形成する。デジタルサ
イレンス信号はまたエツジトリガラッチ７８を経由して
カウンタ３６のイネーブル入力へカップルされる。ラッ
チ７８はさらにデータ選択回路またはデータ切り替え手
段３２の制御入力へ接続される。ラッチ７８は上記の時
間／電圧データビットを発生する手段を備える。

ラッチ７８は、第４図に関連して以下でより詳細に説明
されるゲート論理回路７９により制御される。ラッチ７
８の出力は、入力アナログ信号が実質的にゼロレベルに
あることを指示する高状態にあるとき、以下でより詳細
に説明される１組の分周器により形成される２　５００
　ｋＨｚのクロックパルスの蓄積を表示するデジタルサ
イレンス持続時間信号としても呼称される１またはそれ
以上の１２ビツトデジタル出力ワードなカウンタ３６が
形成するようにする。カウンタ３６の１２ビツト出力は
データ切り替え手段３２ヘカツプルされそしてアナログ
信号が実質的にゼロレベルにある時間の長さを表示する
。

プライオリティエンコーダ７６の出力は、順次サンプリ
ングレート選択回路２４で１５／１（ｏｎｅ−ｏｆ−ｆ
　１ｆｔｅｅｎ）セレクタ回路８４ヘカツプルされる４
ビツトエツジトリガラツチ８２ヘカツプルされる。ラッ
チ８２は以下でより明瞭に説明されるようにゲート論理
回路７９により制御される。ここでは、ラッチ８２は、
ラッチ８２がトリガされる時点でプライオリティエンコ
ーダ７６の出力に出現する４ビツト出力ワードをその出
力に提供するよう周期的にトリガされるとだけいってお
こう、ラッチ８２は、それが再びトリガされるまでその
出力にこの４ビツトワードを維持する。

ラッチ８２はそれゆえ、異なる４とットワードがその出
力にラッチされるまで等しい長さのサンプリング間隔を
画定する。

１５／１セレクタは、クロック８６および複数の分周器
８８により形成される１５個のクロック信号のうちの一
つを、入力低域フィルタ２８の低域フィルタ段９０へ通
過させる０分周器８８の一つは２．５ｋｌ（ｚクロック
信号を上記のようにサイレンス持続時間カウンタ３６へ
供給する。低域フィルタ段９０はまた入力アナログ信号
を受容しモして１／１５セレクタ８４の出力により設定
されるカットオフ周波数でこれをろ波して、サンプリン
グレートの予め予定される分数（ナイキスト理論で高々
１／２）よりも大きな周波数の信号成分がサンプリング
の前にアナログ信号から除去される。

入力ローバスフィルタ２８はまたさきに説明したように
、入力アナログ信号の被サンプルまたは階段波近似であ
る出力を形成するブロック９２により表示されるサンプ
ル−ホールド機能を備える０階段波近似は、複数の信号
レベルから構成され、その各持続時間は入力アナログ信
号の対応するサンプリング間隔または一期間に等しい。

各信号レベルの持続時間は、別の信号レベルの持続時間
と同じでもよ、いし異なってもよい、各信号レベル持続
時間または等測的に各サンプリング間隔の持続時間は、
周波数検出器７０により検出されそしてエンコーダ７６
およびラッチ８２により選択される入力アナログ信号の
上側帯域幅限界にしたがって順次選択されるサンプリン
グレートにより決定される。一般に、複数のサンプリン
グレートの一つは、先行するサンプリングレートで感知
される上側帯域幅限界に応じてサンプリング間隔を決定
するよう選択される。好ましい例では、被検山上側帯域
幅限界の特定の倍数（ナイキスト理論で少なくとも２）
を超える最も低いサンプリングレートが選択される。よ
り詳細には、好ましい例では、各サンプリング間隔毎の
サンプリングレートは、 ｆ＠＝２．５Ｘｆａｗ に等しくなるよう選択される。ここで、ｆｌはサンプリ
ング割合でありまたｆ！１ｗは以下により決定されるｆ
ｏ＝ｆ＋４の一つである。

もしｆｌｌ＜　ｆｏならばｆａｗ＝　ｆｏである（ここ
でｆ、は直前の先行するサンプリングレートで感知され
るラッチ８２の４ビツト出力により表示される入力信号
の最も高い周波数である）。

もしｆ０≦ｆｎ＜ｆｌならばｆｓｗ＝　ｆｔもしｆｌ≦
ｆ、＜ｆｉならばｆｓｗ＝　ｆｓもしｆ２≦ｆｌｌ＜ｆ
ｓならばｆｓｗ＝　ｆｓもしｆ、≦ｆｆｌ＜ｆ、ならば
ｆｓｗ”　ｆａもしｆ４≦ｆ、　＜ｆｓならばｆａｗ＝
　ｆｓもしｆ、≦ｆｎ＜ｆａならばｆｅｗ＝ｆｓもしｆ
６≦ｆｌｌ＜ｆｔならばｆｍｗ＝　ｆｔもしｆ、≦ｆ−
＜ｆａならばｆａｗ＝　ｆａもしｆ、≦ｆ、１＜ｆａな
らばｆｍｗ＝　ｆ−もしｆ、≦ｆｎ＜ｆｔｏならばｆｓ
ｗ＝　ｆｌ。

もしｆ＋ｏ≦ｆ１１＜ｆｓ＋ならばｆｍｗ＝　ｆｉｌも
しｆ＋＋≦ｆ１１＜ｆｌｌならばｆａｗ＝　Ｌ雪もしｆ
１ｍ≦ｆｌｌ＜ｆＩｓならばｆａｗ＝　ｆｔｓもしｆ１
３≦ｆｌｌならばｆｓｗ＝　ｆａ４好ましい例において
、以下の値がｆ０〜ｆ＋４について使用される。

ｆｏ＝１ｋＨｚ ｆ、＝　２ｋＨｚ ｆ、＝　３ｋＨｚ ｆｓ＝４ｋｉ（ｚ ｆ４＝　５ｋｌ（ｚ ｆｓ＝　６．６ｋ）Ｉｚ ｆｓ”　８ｋＨｚ ｆｙ＝　９ｋＨｚ さきに説明したように、入力低域フィルタ２８はエイリ
アシングの発生割合をできるだけ最小限にする低域ろ波
動作を達成するだけでなくアナ口１０ｋ）ｌｚ １１．５ｋ）ｌｚ ３ｋＨｚ １４．５ｋＨｚ ６ｋＨｚ １８ｋ）ｌｚ ０ｋＨｚ ｆ８　エ ｆｌ　　＝ ｆ＋ｏ＝ ｆｉｌ” ｆ＋＊＝ ｆｌ３： グ入力信号の階段波近似を発生するためのサンプル−ホ
ールド機能をも有する。好ましい例において、入力低域
フィルタ２８はナショナルセミコンダクタ社により製造
されているデュアルスイッチキャパシタフィルタチップ
ＭＦＩＯによりその手段が与えられる。しかし、部材９
０および９２は所望ならば別のチップまたは部品により
その手段が与えられる別の回路が可能であることに注意
されたい。

アナログ入力信号の階段波近似は１／１５セレクタ８４
の出力ヘカップルされる２０分割回路（ｄｉｖｉｄｅ−
ｂｙ−２０ｃｉｒｃｕｉｔ）　９４からのタイミング入
力またはサンプルクロック信号を受容するアナログ−デ
ジタル変換器３０ヘカツプルされる。アナログ−デジタ
ル変換器は音響信号の階段波近似を、各々階段波近似の
各アナログレベルまたは区分を表示する一連の１２ビツ
トデジタルワードへ変換する。これらの１２ビツトは、
その各間隔時間中サンプリングレートと一緒に各電圧レ
ベルを表示する複数のデジタル信号またはワードを発生
するためにデータ切り替え手段３２によりラッチ８２の
４ビツト出力と一緒に組み合される。

２０分割回路９４からのサンプルクロック信号はまたこ
れを制御するためにサンプルアンドホールドブロック９
２へそして第４図に関連してより詳細に説明されるよう
に、ラッチ８２の制御により各サンプリング間隔の持続
時間を選択するゲート論理回路７９の一人カヘカップル
される。ゲート論理回路７９はサイレンス検出器７２の
出力ヘカップルされる別の入力を備える。サイレンス検
出器７２の出力が低いとき、ラッチ８２は、２０分割回
路９４からのサンプルクロック信号の各パルスの立ち上
がりエツジでゲート論理回路７９によりトリガされる。

他方、もしサイレンス検出器７２の出力が高状態である
ならば、ゲート論理回路７９はサイレンス検出器７２の
出力が低状態へ復帰するまで、ラッチ８２の更に別のト
リガ動作を回避する。さらに、ゲート論理回路７９は、
カウンタ３６を始動しそして高状態時間／電圧データビ
ットをデータ切り替え手段３２へ提供するために、２０
分割回路９４からのサンプルクロック信号の次の立ち上
がりエツジでラッチ７８のトリガを行なう。

データ切り替え手段３２はＯＲゲート９７の出力ヘカッ
プルされるラッチ制御入力９６を備える。ＯＲゲート９
７は１２とットタイムカウンタ３６のオーバーフロー出
カライン９８そしてゲート論理回路７９の出力へそれぞ
れカップルされる第１および第２人力を備える。

データ切り替え手段３２は、記憶媒体に記憶される一連
のデジタルワードまたは信号を引き出すために、カウン
タ３６の１２ビツト出力およびラッチ８２の４ビツト出
力またはアナログ−デジタル変換器３０からの１２ビツ
トおよびラッチ８２からの４ビツトから構成される１６
ビツトを選択する。すなわち、データ切り替え手段３２
は、ＯＲゲート９７からの信号の立ち上がりエツジがラ
ッチ制御入力９６に受容されるとき、一連のデータ出力
ライン９９に１６ビツトワードの一つをラッチする。Ｏ
Ｒゲート９７は、（ａ）１２ビツトタイムカウンタ３６
が一杯（ｆｕｌｌ）となり、その時点で高状態信号がオ
ーバーフロー出カライン９８に形成されるとき、（ｂ）
サイレンス検出器７２により検出されるようなサイレン
ス期間の終点でその出力が低レベルへ降下し、順次ゲー
ト動作論理回路７９が−パルスを形成するようにすると
き、または（ｃ）サンプリング間隔の終点でゲート論理
回路７９が−パルスを形成するとき低状態から高状態へ
向かう遷移を発生する。

それゆえ、要約すると、（ａ）アナログ入力信号の電圧
レベルおよびサンプリングレートまたは（ｂ）アナログ
入力信号が実質的にゼロレベルおよびその持続時間にあ
ることの指示のいずれかを表示する一連の１６ビツトデ
ジタルワードまたは信号が記憶媒体に記憶される。後者
の場合、アナログ信号が実質的にゼロレベルにあること
の指示はデジタルワードの４つの最上位桁位置の各々の
ゼロから構成される。

第４図を参照すると、第２Ａ図のブロック図形式で図示
される回路のタイミングを詳細に図示する波形図が図示
されている。第４図に図示されるタイミングは第２Ａ図
に図示されるゲート論理回路７９により達成される。ゲ
ート論理回路７９は、ラッチ７８および８２の必要なト
リガ動作を達成しそしてＯＲゲート９７の動作を制御す
るために、２０分割回路９４およびサイレンス検出器７
２の出力ヘカップルされる個々別々のまたは統合論理部
品を備える。°さらにゲート論理回路７９は以下により
詳細に説明されるように、適当な時点で２０分割回路９
４のリセットを行なう。

第４図を詳細に説明すると、２０分割回路９４の出力が
低状態と高状態間で切り替わる時点Ａで、第１のサンプ
リング間隔が開始される。この時点で、アナログ入力信
号は実質的にゼロレベルではない。ゲート論理回路７９
は、先に説明したように、プライオリティエンコーダ７
６からの４ビツトワードが１／１５セレクタ８４および
データ切換手段３２へ提供されるよう、ラッチ８２のト
リガな行なうために時点Ａで一パルスを発生する。

時点Ｂで、アナログ−デジタル変換器３０は低域フィル
タ２８の被サンプル／ホールド出力をデジタル信号に変
換しそして被デジタル化信号をデータ切換手段３２へ提
供する。

時点Ｃで、２０分割回路９４の出力は低レベルへ降下し
、順次ゲート論理回路７９が１２ビツトタイムカウンタ
３６を冗長にリセットするようにする。さらに、−パル
スが、アナログ−デジタル変換器３０の出力がライン９
９でラッチされるようにするため、ＯＲゲート９７ヘカ
ツプルされる。

時点りで、第１のサンプリング間隔が終了しそして第２
のサンプリング間隔が開始される。この時点で２０分割
回路９４の出力に、増大されたサンプルレートが形成さ
れる。この増大したサンプルレートｆ、は、時点Ａおよ
び０間で第１のサンプリング間隔中検出される上側帯域
幅限界の増大に応答して形成される。さぎと同様に、時
点りに続くサンプルクロックからの各パルスの立ち上が
りエツジにて、４ビットブライ才リティエンコ−ダの出
力がｌ／１５セレクタ８４の入力にカップルされるよう
、これのトリガを行なうためにラッチ８２ヘカツプルさ
れる。この時間中、アナログ入力信号の周波数は増加せ
ずそれゆえサンプリングレートは一定値に維持されると
仮定している。

時点Ｅで、第２のサンプリング間隔は終了する。さらに
、アナログ入力信号の周波数は、時点りの直前に検出さ
れるものよりも下方に降下する。複数のレベル検出器７
４はそれらの高状態出力を１／３秒間保持したので、少
なくともこの時間期間は、サンプリングレートがより低
レベルへ調節される前に通過しなければならない、この
１／３秒間隔は、時点Ｅに続くｌ／３秒間、アナログ入
力信号のオーバーサンプルが行なわれる（すなわち、信
号を適宜コード化するのに必要なレートよりも大きなレ
ートでサンプルされる）ことを意味する。この１／３秒
間隔は第４図の波形で図示していない、なぜなら、そう
すると、図中極端なスペースを必要とするからである。

時点Ｆで、１／３秒間隔が時点Ｅから経過していると仮
定する。それゆえ、時点Ｇでの、２０分割回路９４から
の信号の次の立ち上がりエツジで、サンプリングレート
は、アナログ入力信号のこの区間をコード化するのに必
要なできるだけ最小限のレベルであるより低いレベルへ
降下できる。

時点Ｇに引き続く時点Ｈで、アナログ入力信号は実質的
にゼロレベルへ降下する。この時点で、サイレンス検出
器７２の出力は低状態および高状態間で切り替わる。２
０分割回路９４の出力の次の立ち下がりエツジを受けて
、ゲート論理回路７９は、−パルスを形成して、データ
切換手段３２がアナログ−デジタル変換器３０の出力を
ラッチするようにする。

時点Ｊで、２０分割回路９４からの出力の次の立ち上が
りエツジが形成される。この時点で、カウンタ３６は、
サイレンス期間のタイミング動作を開始すべく、ラッチ
７８を通じてゲート論理回路７９により可能化（イネー
ブル）される、このサイレンス期間中、２０分割回路９
４の出力でのサンプリングクロックは、サンプルレート
が「思い出される」よう、同様の周波数に滞留する。さ
らに、この時間中、ＯＲゲート９７は、カウンタ３６が
オーバーフローしない限り、データ切換手段３２のラッ
チ制御入力９６のトリガな行なわず、この場合高状態信
号がオーバーフロー出カライン９８に形成される。しか
し、第４図に図示される例では、これは起こらないこと
が仮定され、それゆえサイレンス期間中、何らのラッチ
パルスもＯＲゲート９７によって形成されない。

時点にで、サイレンス期間が終了すると仮定すると、こ
の時点で、サイレンス検出器７２の出力は、ラッチ７８
の出力と同様に、低状態へ降下する。これは、カウンタ
３６によるパルスのさらに別の蓄積を無能化する。さら
に、この時点で、高状態信号が、カウンタ３６の出力が
データ切換手段３２によりラッチされるよう、ゲート動
作論理回路７９によりＯＲゲート９７へ提供される。

さらに、時点にで、ゲート論理回路７９は、新規のサン
プリング間隔が回路９４からのパルスの立ち上がりエツ
ジにより開始されるよう、ライン９５を通じて２０分割
回路９４をリセットする。

しかし、２０分割回路９４からの信号の周波数は、サイ
レンスの検出前（すなわち時点■の前）に発生したそれ
と同様である。これは、たとえアナログ入力信号周波数
がサンプリングレートの１／２を越える状態でも、そう
である０時点りでサンプルクロックの次の立ち上がりエ
ツジの前に、この周波数の増大が検出される。新規な増
大したサンプリングレートが、アナログ入力信号のこの
部分がコード化できるよう、時、ａＬで２０分割回路９
４により形成される。

各サンプリング間隔の持続時間またはサンプリングレー
トが、以前のサンプリング間隔での検出された上側帯域
幅限界に応じて決定されることに注意されたい、すなわ
ち、−間隔中、検出される上側帯域幅限界は次のサンプ
リング間隔の持続時間またはサンプリングレートな決定
する。これは、リアルタイムアナライザ２０は上側帯域
幅限界を決定するのに有限時間を必要とするという事実
によるものである。これは、再生プロセスで歪または損
失の誘導を招くことがあるがこれは上側帯域幅限界は間
隔から間隔へと増大し得るからである。この問題を解決
するために、第２Ａ図で参照番号１４０により指示され
るような遅延ラインが低域フィルタ段９ｏの入力へ、ア
ナログ入力信号の被遅延型（バージョン）のものがこの
ような入力へ提供されるよう、カップル可能である。も
し、遅延ラインの時間定数が、最も低いサンプリングレ
ートの一期間よりもわずかに大きいよう選択されるなら
ば、低域フィルタ２８は、アナログ入力信号の非遅延型
のものの対応する間隔巾検出されるサンプリングレート
で、その間隔中アナログ入力信号の遅延型のものをサン
プルできる。言い替えれば、各間隔ごとのサンプリング
レートは、正確な再生が達成できるよう、その間隔巾検
出される上側帯域幅限界と相関させられる。

さらに、本発明は、１５サンプリングレートを使用する
必要はなく、その代わりに所望ならば異なる数のサンプ
リングレートな使用可能である。

実際、サンプリングレートは、メモリをさらに節約する
ために、連続的に可変とすることができる。さらに、所
望される正確さないし確度に応じて、より大きなまたは
より小さな数のビットが、電圧レベルおよび／または実
質的にゼロレベルの持続時間を特定するのに使用可能で
ある。

さらに、リアルタイムアナライザ２０でのレベル検出器
７４により達成される１／３秒の保持機能は、アナログ
入力信号の一部を適宜コード化するのに必要とされるそ
れを越えるサンプリングレートを結果し得る。しかしな
がら、これは、メモリの使用を実質的に増加せず、そし
て被再生信号の音響歪みを招くことのあるサンプリング
レートの過度の変化を回避させる。

第２Ｂ図を説明すると、記憶媒体に記憶されるデータワ
ードは、信号が制御人力１００に入力されるまで、１６
ビツトのデータをラッチするラッチ４０により、逐次検
索される。ＮＯＲゲート１０２は、一連のライン１０３
で複数のサンプリングレートビットを受容する。もし、
ラッチ４０に記憶されるデータワードが電圧レベルと、
４つのサンプリングレートビットの少なくとも一つにお
ける１により指示されるようなそのレベルについてのサ
ンプリングレートとを表示するならば、ＮＯＲゲート１
０２の出力での信号の状態は低状態であり、順次、一連
のライン１０４の残りの１２ビツトがライン４４を通じ
てデジタル−アナログ変換器４８へ通過される。４つの
サンプリングビットはカットオフ周波数セレクタ５６の
１／１５セレクタ回路１０６へカップルされる。

セレクタ８４と同様である１／１５セレクタ１０６は、
マスタークロツタ１０８および一連の１５個の周波数分
割器１１０により形成される１５個のクロック信号の一
つを２０分割回路１１２および出力低域フィルタ５８へ
通過させる。デジタル−アナログ変換器４８は１２ビツ
ト情報を出力５４で適当な電圧レベルへ変換しそして２
０分割回路１１２の出力により決定される時間期間、こ
の電圧レベルにて出力をラッチする。

この電圧レベルのラッチ動作中、ひとたび適当な時間期
間が経過したならば、高状態信号がデジタル−アナログ
変換器の出力１１６に形成され、順次ＯＲゲートが高状
態信号を形成するようにする。この高状態信号が次のデ
ータワードのフェッチを行なうために、１６ビツトラツ
チ４０の制御人力ｉｏｏヘカップルされる。

デジタル−アナログ変換器４８はそれにより、出力５４
に、アナログ入力信号の被サンプルまたは階段波近似を
再構成する。階段波近似は、各信号区分をサンプルした
がってコード化するのに最初使用された周波数ｆｅｗに
対応する可変のカットオフ周波数を有する出力の低域フ
ィルタ５８によりろ波される。ナイキスト理論に従って
、出力の低域フィルタ５８は出力６０にアナログ入力信
号を再現しつる。出力６０は順次、好ましい例で、単極
単投アナログ切換手段を備える抑止回路６２ヘカツプル
される。

ラッチ４０が、再現されるべきアナログ信号が実質的に
ゼロレベルにあることを指示するデータワードをラッチ
していた場合、高状態信号がＮＯＲゲート１０２により
形成され、順次、アナログ切換手段が出力ライン１６を
ライン６０から分離するようにさせる。これは、何らの
ノイズも被再現信号に誘導されないことを保証する。

さらに、ＮＯＲゲート１０２の出力が高状態にあるとき
、データワードからのライン１０４上の１２ビツト情報
はライン４６を通じてカウンタ５０へ通過せられる。動
作において、カウンタ５０はデータワードがロードされ
そして分周器１１０からの２５００　ｋＨｚのクロック
信号により決定されるレートでこの値から逆の計数（ｃ
ｏｕｎｔ　ｄｏｗｎ）を行なう。ひとたび、カウンタが
ゼロヘデクリメントされると、高状態信号が形成され、
ＯＲゲート５２ヘカツプルされる。これは順次、次のデ
ータワードのフェッチが行なわれるよう、ＯＲゲート５
２がラッチ４０に合図するようにさせる。

入力および／または出力低域フィルタ２８．５８は、再
現されつつある信号の周波数および／またはフィルタの
カットオフ周波数に応じて、可変である位相遅れを誘導
可能である。これは、順次被再生信号での所望されない
歪のもととなりつる。この歪は信号周波数感応型または
カットオフ周波数感応型位相遅れを除去するフィルタを
利用することにより減ぜられるかまたは実質的に除去し
つる。

本発明は音響信号の再生に特定の有用性が見出されたけ
れども、それに限定されるべきものと考えるべきではな
い、実際、このコード化技術はデジタル通信または別の
種々のデジタル処理の効率を高めるのに使用できる。

４、　　　　の　　　ｔｌ　日 第１図はアナログデータな再生するためのデジタルコー
ド化およびデコード化組合せシステムの簡単なブロック
図である。第２Ａ図および第２Ｂ図は、第１図のシステ
ムの詳細なブロック図である。第３図は第１図および第
２Ａ図でブロック図形式で図示されるリアルタイムアナ
ライザのブロック図である。第４図は第２Ａ図に図示さ
れるシ２４　： ２８　： ２８　： ３０　： ３２　： ３６　： ４０： ４２　： ４８　： ５０： ステムの動作を図示する波形図である。

図中の各参照番号が示す主な名称を以下に挙げる。

ｌＯ： １２： １４： ２ｏ： コード化部分 記憶媒体 デコード化部分 帯域幅検出器（リアルタイム アナライザ） サンプリングレート選択回路 低域フィルタ 入力低域フィルタ アナログ−デジタル変換器 （第１の）データ選択回路または データ切換手段 カウンタ ラッチ （第２の）データ選択回路または データ切換手段 デジタル−アナログ変換器 カウンタ ５２　： ５６　： ５８　： ６２　ニ ア　０　＝ ７２　ニ ア　４　ニ ア　６　ニ ア７　ニ ア　８　ニ ア９　： ８２　： ８４　： ８６　＝ ８８　＝ ９０＝ ９２： ９４： ９６： ９７： ＯＲゲート カットオフ周波数選択回路 出力低域フィルタ 抑制回路 （一連の）周波数検出器 サイレンス検出器 レベル検出器 プライオリティエンコーダ レベル検出器 エツジトリガ型ラッチ ゲート論理回路 ４ビツトエツジトリガ型ラツチ ｌ／１５セレクタ クロック 分周器 低域フィルタ段 ブロック ２０分割回路 らっち制御入力 ＯＲゲート ９８　： １００： １０２　： １０６　： １１２　ニ オーバーフロー出カライン 制御入力 ＮＯＲゲート １／１５セレクタ ２０分割回路 オ＋　ｌ’Ｕ 第２Ｂ ｎ

Claims (11)

【特許請求の範囲】
1. （１）アナログ信号をデジタル形式にコード化する方法
   において、 （ａ）アナログ信号を分析してその上側帯域幅限界を感
   知する段階と、 （ｂ）認定された上側帯域幅限界に応じて認定される可
   変のサンプリングレートでアナログ信号をサンプルして
   、ある逐次の電圧レベルを引きだす段階と、 （ｃ）アナログ信号がサンプルされたサンプリングレー
   トと各電圧レベルを表示する複数のデジタル信号を発生
   する段階とから構成されるアナログ信号をデジタル形式
   にコード化する方法。
2. （２）入力アナログ信号をデジタル形式にコード化する
   装置において、 複数の連続した各サンプリング間隔中、 入力アナログ信号の上側帯域幅限界を感知する手段と、 感知される上側帯域幅限界に応じて決定されるあるサン
   プリングレートで、各サンプリング間隔中入力アナログ
   信号をサンプルして、一緒になつて入力アナログ信号の
   被サンプル近似が画定される異なる持続時間の一連の複
   数の電圧レベルを引き出すために、感知手段にカップル
   される手段と、 入力アナログ信号のデジタル表示を形成するため、各ア
   ナログ電圧レベルと、 この種の電圧レベルが引き出されたところのサンプリン
   グレートとを、デジタル信号へ変換するため、サンプリ
   ング手段にカップルされる手段とから構成される入力ア
   ナログ信号をデジタル形式にコード化する装置。
3. （３）アナログ信号の振幅を表わす第１の複数組の複数
   ビットと、アナログ信号の帯域幅を表わす第２の複数組
   の複数ビットと、アナログ信号が実質的にゼロレベルに
   あるかどうかを表わす第３の複数組の複数ビットを付帯
   して、デジタル的にコード化されるアナログ信号をデコ
   ード化する方法において、 連続する第１の複数組の複数ビットを各各第１組の複数
   ビットにより決定される振幅を付帯して、連続する複数
   の信号に変換する段階と、 可変のカットオフ周波数フィルタにより連続する複数の
   信号をろ波する段階と、 連続する第２の複数組の複数ビットに応じてフィルタの
   カットオフ周波数を設定する段階と、そして 第３組の複数組の複数ビットがアナログ信号が実質的に
   ゼロレベルにあることを指示するとき、フィルタの出力
   を抑制する段階とから構成されるデジタル的にコード化
   されるアナログ信号をデコード化する方法。
4. （４）記憶媒体に記憶される任意のアナログ信号のデジ
   タル表示をデコード化する装置であって、この種の表示
   は、逐次の複数のデジタルワードであってその各々はア
   ナログ信号のレベルを表示する複数ビットとアナログ信
   号レベルがコード化されたところのサンプリングレート
   を表示する複数ビットとを包含する逐次のデジタルワー
   ドから構成されており、複数のアナログ信号レベルは一
   緒になってアナログ信号の被サンプル近似を構成する記
   憶媒体に記憶された前記のアナログ信号のデジタル表示
   をデコード化する装置において、デジタルワードを記憶
   媒体から検索する手段と、 デジタルワードをアナログ信号の被サンプル近似へ変換
   するため、検索手段へカップルされる手段と、 被サンプル近似をろ波して、アナログ信号を再生するた
   め、コード化されるサンプリングレートに応じて決定さ
   れるあるカットオフ周波数を有する変換手段へカップル
   されたフィルタと、 デジタルワードを受容する一制御入力と２つの出力とを
   有する検索手段へカップルされるデータ切換手段であっ
   て、 該データ切換手段は、制御入力へカップルされるデジタ
   ルワードの制御ビットが第１の状態あるとき２出力の一
   方に被検索デジタルワードを提供し、そしてデジタルワ
   ードの制御入力が第２の状態にあるとき、 ２出力の他方に被検索デジタルワードを提供し、変換手
   段は２出力の一方へカップルされており、そしてプログ
   ラマブルカウンタが２出力の他方へカップルされ、 ここで、変換手段およびプログラマブルカウンタは、複
   数のデジタルワードのうちの一つが検索されそして変換
   手段またはプログラマブルカウンタのいずれかへ提供さ
   れた後で検索手段が次のデジタルワードを検索するよう
   にするため、検索手段へカップルされる複数の出力を包
   含する前記のデータ切換手段とから構成される記憶媒体
   に記憶され る前記の任意のアナログ信号のデジタル表示をデコード
   化する装置。
5. （５）アナログ入力信号を一連のデジタルワードとして
   デジタル形式にコード化しそしてアナログ入力信号を再
   生するためデジタルワードをデコード化するシステムに
   おいて、 連続した複数の間隔中、アナログ入力信号の上側帯域幅
   限界を感知する手段と、 一緒になってアナログ入力信号の被サンプル近似を画定
   する複数の変化する幅の一連の複数のアナログ電圧レベ
   ルを引き出すために、感知される上側帯域幅限界に応じ
   て、選択されるあるサンプリングレートにて、各間隔中
   、アナログ入力信号をサンプルするため、感知手段にカ
   ップルされる手段と、 複数のアナログ電圧レベルおよびサンプリングレートを
   一連のデジタルワードへ変換するため、サンプリング手
   段へカップルされる手段とを備えるコード化装置と、 一連のデジタルワードを被サンプル近似へ変換する手段
   と、 被サンプル近似をろ波してアナログ入力信号を再生する
   ために、被変換サンプリングレートに応答する手段とを
   備えるコード化装置へカップルされる デコード化装置とから構成されるシステム。
6. （６）アナログ入力信号を一連のデジタルワードとして
   デジタル形式にコード化しそしてアナログ入力信号を再
   生するためデジタルワードをデコード化するシステムに
   おいて、 入力アナログ信号の上側帯域幅限界を感知する手段と、 １５個のクロック信号のうちの一つをその出力へ通過さ
   せるため、リアルタイムアナライザの出力に応答する１
   ／１５セレクタと、 入力アナログ信号のような信号をろ波するため、１／１
   ５セレクタの出力および入力アナログ信号へカップルさ
   れ、そして、 １／１５セレクタの出力により決定される可変のカット
   オフ周波数を有する入力低域フィルタと、 アナログ入力信号の階段波近似を引き出すため、１／１
   ５セレクタの出力により決定されるサンプリングレート
   で被ろ波アナログ信号をサンプリングする手段と、 アナログ入力信号の階段波近似を一連のデジタルワード
   へ変換する手段とを備えるコード化手段と、 デジタルワードを逐次ラッチする手段と、 アナログ入力信号の階段波近似を再現するために、逐次
   ラッチされたワードに応答するデジタル−アナログ変換
   器と、 アナログ入力信号を再生するために、階段波近似の各部
   分ごとのサンプリングレートに応じて決定される可変の
   カットオフ周波数を有する出力低域フィルタとを備える
   デコード化手段とから構成されるシステム。
7. （７）アナログ信号を一連のデジタル信号としてコード
   化する方法において、 アナログ信号が実質的にゼロレベルにある時間期間を表
   示するデジタル時間期間信号を発生する段階と、 アナログ信号が実質的にゼロレベルにあるときデジタル
   サイレンス信号を発生する段階と、 アナログ信号の被サンプル近似を引き出すためにアナロ
   グ信号の上側帯域幅限界を感知しそして被感知上側帯域
   幅限界に応じて決定される可変のサンプリングレートで
   アナログ信号をサンプルする段階を包含して、実質的に
   ゼロレベルとは別のレベルにあるアナログ信号の部分を
   一連のデジタルワードへ変換する段階と、 デジタルサイレンス信号をデジタル時間期間信号と一緒
   に一連のデジタルワードと組み合わせて、一連のデジタ
   ル信号を引き出す段階とから構成されるアナログ信号を
   一連のデジタル信号としてコード化する方法。
8. （８）アナログ信号を一連のデジタル信号としてコード
   化する方法において、 アナログ信号が実質的にゼロレベルにある時間期間を表
   示するデジタル時間期間信号を発生する段階と、 アナログ信号が実質的にゼロレベルにあるときデジタル
   サイレンス信号を発生する段階と、 サイレンス信号が発生されている間、カウンタを可能化
   して、アナログ信号が実質的にゼロレベルにある時間の
   長さを表示する第１の組のデジタルワードを引き出す段
   階と、 アナログ信号の被サンプル近似を引き出すためにアナロ
   グ信号の上側帯域幅限界を感知しそして被感知上側帯域
   幅限界に応じて選択される可変のサンプリングレートで
   、実質的にゼロレベルにはないアナログ信号の残りの部
   分をサンプリングする段階を包含して、実質的にゼロレ
   ベルにはないアナログ信号の残りの部分を第２の一連の
   デジタルワードへ変換する段階と、 第１および第２組のデジタルワードをデジタルサイレン
   ス信号と一緒に組み合わせて、デジタル信号を引き出す
   段階とから構成されるアナログ信号を一連のデジタル信
   号としてコード化する方法。
9. （９）入力アナログ信号をデジタル形式にコード化する
   装置において、 複数の連続する各サンプリング間隔中、入力アナログ信
   号の上側帯域幅限界を感知する手段と、一緒になって入
   力アナログ信号の被サンプル近似を画定する一連の電圧
   レベルを引き出すため、各サンプリング間隔中、入力ア
   ナログ信号を、その間隔中に感知される上側帯域幅限界
   に応じて決定されるサンプリングレートでサンプルする
   ため感知手段にカップルされる手段と、 入力アナログ信号のデジタル表示を形成するため、各電
   圧レベルとこの種の電圧レベルが引き出されたところの
   サンプリングレートとをデジタル信号へ変換するためサ
   ンプリング手段へカップルされる手段とから構成される
   装置。
10. （１０）アナログ信号のサンプルのレベルをおのおの表
    示する第１の組のデジタル信号と、サンプルの持続時間
    をおのおの表示する第２の組のデジタル信号と、アナロ
    グ信号が実質的にゼロレベルにあるときを指示する第３
    の組のデジタル信号と、この種の信号が実質的にゼロレ
    ベルにある時間の長さを指示する第４の組のデジタル信
    号とを包含するアナログ信号のデジタル表示をデコード
    化する方法において、 第１の組のデジタル信号により決定されるレベルおよび
    第２の組のデジタル信号により決定される持続時間を有
    する複数レベル型の信号を発生する段階と、 低域フィルタにより、複数レベル型の信号をろ波する段
    階と、 第２の組のデジタル信号に応じて低域フィルタのカット
    オフ周波数を選択して、アナログ信号を引き出す段階と
    、 第３および第４のデジタル信号が、アナログ信号が実質
    的にゼロレベルにあることを指示するとき、低域フィル
    タの出力を抑制して、この種の時間中実質的にゼロレベ
    ルを再生する段階とから構成されるアナログ信号のデジ
    タル表示をデコード化する方法。
11. （１１）アナログ信号のレベルを表示するビットと、一
    緒になってアナログ信号の被サンプル近似を構成するア
    ナログ信号レベルがコード化されたところのサンプリン
    グレートを表示するビットとをおのおの包含する逐次の
    デジタルワードから構成され記憶媒体に記憶されるアナ
    ログ信号のデジタル表示をデコード化する装置において
    、 デジタルワードを記憶媒体から逐次検索する手段と、 デジタルワードを、アナログ信号の被サンプル近似へ変
    換するため検索手段へカップルされる手段と、 被サンプル近似をろ波してアナログ信号を再生するため
    に、被コード化サンプリングレートに応じて決定される
    あるカットオフ周波数を有し、変換手段へカップルされ
    るフィルタと、 再生されるアナログ信号が実質的にゼロレベルにあると
    き、フィルタの出力を抑制する手段とから構成されるア
    ナログ信号のデジタル表示をデコード化する装置。