JPH0248732A - 命令パイプライン方式のマイクロプロセッサ - Google Patents
命令パイプライン方式のマイクロプロセッサInfo
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- JPH0248732A JPH0248732A JP63198789A JP19878988A JPH0248732A JP H0248732 A JPH0248732 A JP H0248732A JP 63198789 A JP63198789 A JP 63198789A JP 19878988 A JP19878988 A JP 19878988A JP H0248732 A JPH0248732 A JP H0248732A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は命令並列実行方式のマイクロプロセッサ、特に
命令を並列かつ迅速に実行しつる命令パイプライン方式
のマイクロプロセッサに関するものである。
命令を並列かつ迅速に実行しつる命令パイプライン方式
のマイクロプロセッサに関するものである。
（従来の技術）
従来の命令パイプライン方式のマイクロプロセッサにお
いては、加算命令などでオペランドのアドレス計算のた
めに特定のレジスタが用いられるが、その直前の転送命
令などにより前記レジスタの内容が変更されるため、汎
用レジスタへの書込ステージが終了するまで前記加算命
令はオペランドアドレス計算ステージに移れないで命令
の処理が遅れる問題があった。
いては、加算命令などでオペランドのアドレス計算のた
めに特定のレジスタが用いられるが、その直前の転送命
令などにより前記レジスタの内容が変更されるため、汎
用レジスタへの書込ステージが終了するまで前記加算命
令はオペランドアドレス計算ステージに移れないで命令
の処理が遅れる問題があった。
すなわち、第７図は従来の命令パイプライン方式のマイ
クロプロセラ勺の概略構成を示す。
クロプロセラ勺の概略構成を示す。
同図において、１はマイクロプロセッサＰと外部回路を
接続するためのバス制御部（ＢＣＵ）、２は命令ノエツ
チ部（ＩＦＵ）、３は命令を解読するためのデコーダ（
ＤＥＣ）、４はオペランドアドレスを計算するためのオ
ペランドアドレス計算部（ＯＡＧ＞、５は論理アドレス
を物理アドレスに変換するためのアドレス変換部（ＡＴ
）、６はオペランドをフェッチするためのオペランドフ
ェッチ部（ＯＰＦ）、７は命令を実行する演算実行部（
ＥＸＵ）、８は複数のレジスタＲ＋ 、Ｒ２。
接続するためのバス制御部（ＢＣＵ）、２は命令ノエツ
チ部（ＩＦＵ）、３は命令を解読するためのデコーダ（
ＤＥＣ）、４はオペランドアドレスを計算するためのオ
ペランドアドレス計算部（ＯＡＧ＞、５は論理アドレス
を物理アドレスに変換するためのアドレス変換部（ＡＴ
）、６はオペランドをフェッチするためのオペランドフ
ェッチ部（ＯＰＦ）、７は命令を実行する演算実行部（
ＥＸＵ）、８は複数のレジスタＲ＋ 、Ｒ２。
Ｒ３、Ｒ４、・・・（図示せず）からなる汎用レジスタ
群（ＧＲ）を示す。
群（ＧＲ）を示す。
第７図に示すマイクロプロセッサＰにより、例えば第６
図に示すプログラム命令を実行した場合の命令パイプラ
イン処理のタイミングを第８図に示す。第６図および第
８図に示す如く、アドレスＡの内容を汎用レジスタ群８
内の図示しないレジスタＲ１へ転送する命令ａ１とし、
汎用レジスタ群８内のＲ３レジスタのデータをＲ２へ転
送する命令をａ２、上記レジスタＲ２で修飾される処の
アドレスＢの内容をレジスタＲ４へ転送する加算命令を
ａ３、レジスタＲ２のデータをアドレスＣで示されるメ
モリへ転送する命令を８４とすると、命令ａ３でオペラ
ンドのアドレス計算を行なうためにレジスタＲ２の内容
が用いられるが、命令ａ２でレジスタＲ２が変更されて
しまう。したがって命令ａ２の汎用レジスタ群８への転
送が（用込み）が終了するまで命令ａ３はオペランドア
ドレス計口部へ入れず該命令の処理が遅れてしまう。
図に示すプログラム命令を実行した場合の命令パイプラ
イン処理のタイミングを第８図に示す。第６図および第
８図に示す如く、アドレスＡの内容を汎用レジスタ群８
内の図示しないレジスタＲ１へ転送する命令ａ１とし、
汎用レジスタ群８内のＲ３レジスタのデータをＲ２へ転
送する命令をａ２、上記レジスタＲ２で修飾される処の
アドレスＢの内容をレジスタＲ４へ転送する加算命令を
ａ３、レジスタＲ２のデータをアドレスＣで示されるメ
モリへ転送する命令を８４とすると、命令ａ３でオペラ
ンドのアドレス計算を行なうためにレジスタＲ２の内容
が用いられるが、命令ａ２でレジスタＲ２が変更されて
しまう。したがって命令ａ２の汎用レジスタ群８への転
送が（用込み）が終了するまで命令ａ３はオペランドア
ドレス計口部へ入れず該命令の処理が遅れてしまう。
（発明が解決しようとする課題）
すなわち、従来のマイクロプロセラ會すにおいては演算
実行部および汎用レジスタが重複化されていないために
汎用レジスタ群８を更新する命令が完全に実行されてか
らでないと後続の命令は実行されえなかった。
実行部および汎用レジスタが重複化されていないために
汎用レジスタ群８を更新する命令が完全に実行されてか
らでないと後続の命令は実行されえなかった。
したがって、従来の命令パイプライン方式のマイク１コ
プロセツサにおいては処理の流れが停滞しパイプライン
方式の利点を生かしぎれていなかった。
プロセツサにおいては処理の流れが停滞しパイプライン
方式の利点を生かしぎれていなかった。
そこで、本発明は、上記に鑑みてなされたものであり、
その目的とするところは、先行する命令の実行結果を持
たずに後続の命令を先回りして実行することができる命
令パイプライン方式のマイクロブ［１セツサを提供する
ことである。
その目的とするところは、先行する命令の実行結果を持
たずに後続の命令を先回りして実行することができる命
令パイプライン方式のマイクロブ［１セツサを提供する
ことである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明に従う命令バイブラ
イン方式マイクロブＯレッサにおいては、演算実行部を
メモリオペランドをもたない命令を実行する第１の演算
実行部と、メモリオペランドをもつ命令を実行する第２
の演算実行部と、浮動小数点命令を実行する第３の演算
実行部とで構成すると共に、汎用レジスタを、プログラ
ムの流れに沿った処理データを記憶するレジスタ群と、
処理可能な命令を先取り実行した結果を記憶するレジス
タ群とで構成している。
イン方式マイクロブＯレッサにおいては、演算実行部を
メモリオペランドをもたない命令を実行する第１の演算
実行部と、メモリオペランドをもつ命令を実行する第２
の演算実行部と、浮動小数点命令を実行する第３の演算
実行部とで構成すると共に、汎用レジスタを、プログラ
ムの流れに沿った処理データを記憶するレジスタ群と、
処理可能な命令を先取り実行した結果を記憶するレジス
タ群とで構成している。
（作用）
演算実行部を重複化すると共に汎用レジスタ群の構成を
、７０グラムの流れに沿った処理データを記憶するレジ
スタ群と、処理可能な命令を先取り実行した結果を記憶
するレジスタ群とに重複化することにより、汎用レジス
タ群のデータ更新を行ない、先行する命令の実行結果を
持たずに後続の命令を先回りして実行し、マイクロプロ
セッサの性能を上げるようにしている。
、７０グラムの流れに沿った処理データを記憶するレジ
スタ群と、処理可能な命令を先取り実行した結果を記憶
するレジスタ群とに重複化することにより、汎用レジス
タ群のデータ更新を行ない、先行する命令の実行結果を
持たずに後続の命令を先回りして実行し、マイクロプロ
セッサの性能を上げるようにしている。
（実施例）
第１図は本発明による命令パイプライン方式のマイクロ
プロセッサの原理構成図を示す。同図において、第７図
のものと同一の構成要素は同じ参照番号で示しである。
プロセッサの原理構成図を示す。同図において、第７図
のものと同一の構成要素は同じ参照番号で示しである。
第１図の命令パイプライン方式マイクロプロセッサにお
いては、演算実行部をメモリオペランドをもたない命令
を実行する第１の演算実行部１０（ＳＥＰ）、メモリオ
ペランドをもつ命令を実行する第２の演算実行部１１（
Ｉ ＥＰ） 、浮動小数点命令を実行する第３の演算実
行部１２ （ＦＥＰ）で構成している。なお、１３は解
読（デコード）された命令を前記各演算実行部へ送出す
る命令送出部、１４は浮動小数点レジスタを示す。
いては、演算実行部をメモリオペランドをもたない命令
を実行する第１の演算実行部１０（ＳＥＰ）、メモリオ
ペランドをもつ命令を実行する第２の演算実行部１１（
Ｉ ＥＰ） 、浮動小数点命令を実行する第３の演算実
行部１２ （ＦＥＰ）で構成している。なお、１３は解
読（デコード）された命令を前記各演算実行部へ送出す
る命令送出部、１４は浮動小数点レジスタを示す。
第１図に示す本発明によるマイクロプロセッサにおいて
は第６図に示す同じバイブライン命令に対して第２図に
示すように実行する。
は第６図に示す同じバイブライン命令に対して第２図に
示すように実行する。
すなわち、毎クロックごとに命令がフェッチされ処理さ
れてゆくが、命令ａ１はメモリオペランドをもつので命
令フェッチ部２→デコーダ３→命令送出部１３→オペラ
ンドアドレス部４→アドレス変換部５→オペランドフェ
ッチ部６→第２の演算実行部１１と処理される。命令ａ
２はメモリオペランドをもたない（レジスタオペランド
のみ）命令であるので、命令フェッチ部２→デコーダ３
→命令送出部１３→第１の演算実行部１０と処理される
。第２図に示すように命令ａ２と８１の実行が第５クロ
ツクおよび第６クロツクで終了してしまうので汎用レジ
スタ群８′内のデータとプログラムの流れに不一致が生
じるのを避けるために汎用レジスタ群８′は後述するよ
うにプログラムの処理結果データを保持するレジスタ群
と、命令の実行結果を一時的に先回りして保持するレジ
スタ群とに重複化して解決している。
れてゆくが、命令ａ１はメモリオペランドをもつので命
令フェッチ部２→デコーダ３→命令送出部１３→オペラ
ンドアドレス部４→アドレス変換部５→オペランドフェ
ッチ部６→第２の演算実行部１１と処理される。命令ａ
２はメモリオペランドをもたない（レジスタオペランド
のみ）命令であるので、命令フェッチ部２→デコーダ３
→命令送出部１３→第１の演算実行部１０と処理される
。第２図に示すように命令ａ２と８１の実行が第５クロ
ツクおよび第６クロツクで終了してしまうので汎用レジ
スタ群８′内のデータとプログラムの流れに不一致が生
じるのを避けるために汎用レジスタ群８′は後述するよ
うにプログラムの処理結果データを保持するレジスタ群
と、命令の実行結果を一時的に先回りして保持するレジ
スタ群とに重複化して解決している。
次に、第３図を参照して、第１図の汎用レジスタ８′お
よび第１．第２．第３の演算実行部１０゜１１．１２の
詳細な構成を示す。
よび第１．第２．第３の演算実行部１０゜１１．１２の
詳細な構成を示す。
第３図において、第１の演算実行部１０は第１の演算器
２０と第１の命令レジスタ２１を、第２の演算実行部１
１は第２の演算器２２と第２の命令レジスタ２３、およ
び第３の演算実行部１２は第３の演算器２４と第３の命
令レジスタ２５を有している。そして前記各命令レジス
タ２１，２３゜２５のフォーマットは第４図のようにな
っている。
２０と第１の命令レジスタ２１を、第２の演算実行部１
１は第２の演算器２２と第２の命令レジスタ２３、およ
び第３の演算実行部１２は第３の演算器２４と第３の命
令レジスタ２５を有している。そして前記各命令レジス
タ２１，２３゜２５のフォーマットは第４図のようにな
っている。
すなわち、第４図においてＯＰは関連する演算器の演算
動作指定フィールド、ＳＲはソースレジスタ指定フィー
ルド、ＯＲはデスティネーションレジスタ指定フィール
ド、ＳＡ／ＩＤはソースオペランドアドレスまたはイミ
ーディエトデータ保持フィールド、ＤＡはデスティネー
ションオペランドアドレス保持フィールド、ＰＣは各演
算器で実行中の命令アドレス保持フィールドを示す。
動作指定フィールド、ＳＲはソースレジスタ指定フィー
ルド、ＯＲはデスティネーションレジスタ指定フィール
ド、ＳＡ／ＩＤはソースオペランドアドレスまたはイミ
ーディエトデータ保持フィールド、ＤＡはデスティネー
ションオペランドアドレス保持フィールド、ＰＣは各演
算器で実行中の命令アドレス保持フィールドを示す。
第３図に戻って、本発明による汎用レジスタ群８゛はプ
ログラムに従って処理された結果のデータを保持するレ
ジスタ群ＣＧＲｉ （ｉ ＝１．２゜３・・・ｎ）と
命令が実行された演算器からの演算結果を格納するレジ
スタ群ＦＧＲｉ （ｔ ＝ｌ、２゜３・・・０）に分
けられている。なお、第３図で３０は命令アドレス比較
部を示し、これは汎用レジスタ群８′″に含まれている
と見なしてもよい。
ログラムに従って処理された結果のデータを保持するレ
ジスタ群ＣＧＲｉ （ｉ ＝１．２゜３・・・ｎ）と
命令が実行された演算器からの演算結果を格納するレジ
スタ群ＦＧＲｉ （ｔ ＝ｌ、２゜３・・・０）に分
けられている。なお、第３図で３０は命令アドレス比較
部を示し、これは汎用レジスタ群８′″に含まれている
と見なしてもよい。
第５図はレジスタ群ＦＧＲのフォーマットの詳細を示す
、各３ビツトからなるタグ部Ｆ、Ｉ、Ｓと各データを保
持するデータ保持部ＦＧＲｉがらなっている。
、各３ビツトからなるタグ部Ｆ、Ｉ、Ｓと各データを保
持するデータ保持部ＦＧＲｉがらなっている。
第３図に戻って、各命令レジスタ２１，２３゜２５のＰ
Ｃフィールドは、後続の命令が先行する命令を飛起して
実行されているがどうかを判定するために前記命令アド
レス比較部３ｏへ入力され、前記各ＰＣフィールドを比
較している。比較結果から第１の命令レジスタ２１のＰ
Ｃフィールドが最小でないと出力Ｃ１が１″に、第２の
命令レジスタ２３のＰＣが最小でないと出力Ｃ２が１″
、そして第３の命令レジスタ２５のＰＣが最小でないと
出力Ｃ３が１′°となるような出力が前記比較部３０か
ら出される。
Ｃフィールドは、後続の命令が先行する命令を飛起して
実行されているがどうかを判定するために前記命令アド
レス比較部３ｏへ入力され、前記各ＰＣフィールドを比
較している。比較結果から第１の命令レジスタ２１のＰ
Ｃフィールドが最小でないと出力Ｃ１が１″に、第２の
命令レジスタ２３のＰＣが最小でないと出力Ｃ２が１″
、そして第３の命令レジスタ２５のＰＣが最小でないと
出力Ｃ３が１′°となるような出力が前記比較部３０か
ら出される。
更に前記アドレス比較部３０の出力Ｃ４（ＦＯＲｔＥ）
込み信号）は命令を実行した演算部の命令レジスタのア
ドレスＰＣが最小でない場合に“１″となり、最小の場
合に前記比較部３０の出力Ｃ３（ＣＧＲＩ込み信号）は
′１゛′となるように構成されている。
込み信号）は命令を実行した演算部の命令レジスタのア
ドレスＰＣが最小でない場合に“１″となり、最小の場
合に前記比較部３０の出力Ｃ３（ＣＧＲＩ込み信号）は
′１゛′となるように構成されている。
また各演算部の演算終了時に、レジスタＦＧＲ中のタグ
ＳはＣ４＝１．０＋ ＝１のとき１″にセットされ、■
タグはＣ２＝１のとき１″に、そしてＦタグはＣ３＝１
のときに“°１′′にセットされるようになっている。
ＳはＣ４＝１．０＋ ＝１のとき１″にセットされ、■
タグはＣ２＝１のとき１″に、そしてＦタグはＣ３＝１
のときに“°１′′にセットされるようになっている。
各演算器２０，２２．２４の演算結果は、各命令レジス
タ２１，２３．２５のＤＲフィールドで指定されたデー
タ保持部ＦＧＲｉに格納されるようになっている。
タ２１，２３．２５のＤＲフィールドで指定されたデー
タ保持部ＦＧＲｉに格納されるようになっている。
各演算器２０，２２．２４の演算終了時に、Ｃ４−０，
０ｓ ＝１の場合、各演算結果は各命令レジスタのＤＲ
フィールドで指定されるデータ保持部ＦＧＲｉおよびＣ
ＧＲｉに格納されると共に、Ｆ、Ｔ、Ｓタグのいずれか
セットされている別のＦＧＲｉのデータは対応するＣＧ
Ｒｉに指定されるようになっている。
０ｓ ＝１の場合、各演算結果は各命令レジスタのＤＲ
フィールドで指定されるデータ保持部ＦＧＲｉおよびＣ
ＧＲｉに格納されると共に、Ｆ、Ｔ、Ｓタグのいずれか
セットされている別のＦＧＲｉのデータは対応するＣＧ
Ｒｉに指定されるようになっている。
したがって第２図に示すように、動作時において、命令
ａ２が実行される第５クロツクで、第３図に示す第１の
命令レジスタ２１のＰＣフィールドが命令ａ２のアドレ
スを有し、第２の命令レジスタ２３のＰＣフィールドは
命令ａ、のアドレスを有しているが、第３の命令レジス
タ２５のＰＣフィールドには命令送出部１３から命令が
送出されてないのでそのＰＣフィールドにはアドレスが
ない。したがって第３の演算実行部１２では何らの命令
の実行も行なわれない。
ａ２が実行される第５クロツクで、第３図に示す第１の
命令レジスタ２１のＰＣフィールドが命令ａ２のアドレ
スを有し、第２の命令レジスタ２３のＰＣフィールドは
命令ａ、のアドレスを有しているが、第３の命令レジス
タ２５のＰＣフィールドには命令送出部１３から命令が
送出されてないのでそのＰＣフィールドにはアドレスが
ない。したがって第３の演算実行部１２では何らの命令
の実行も行なわれない。
一方、前記のように第１の命令レジスタ２１にはａ２が
入っているのでそのアドレスｌ） Ｃフィールドは、第
２の命令レジスタ２３に入っている命令ａ１のアドレス
ＰＣフィールドよりも大であるからＣ＋＝１となり演算
結果がＦＧＲ２へ書込まれると共にタグＳが１にセット
される。
入っているのでそのアドレスｌ） Ｃフィールドは、第
２の命令レジスタ２３に入っている命令ａ１のアドレス
ＰＣフィールドよりも大であるからＣ＋＝１となり演算
結果がＦＧＲ２へ書込まれると共にタグＳが１にセット
される。
第６クロツクにおいては、第２の演算部１１で命令ａ１
が実行されるが、このとき、第１の演算部１０内の命令
レジスタ２１では上記のように命令ａ２がすでに実行さ
れ終っていて命令がないので何らの働きもしない。した
がって０４ ＝Ｏ，Ｃ５−１となるのでＣＧＲ＋ およ
びＦＧＲ＋ に命令ａ１の演算結果が格納されると共に
タグＳＩが１となっているＦＧＲ２のデータがＣＧＲ２
へ転送され、ブ［１グラムの流れに沿った処理データと
して用いられるように記憶される。
が実行されるが、このとき、第１の演算部１０内の命令
レジスタ２１では上記のように命令ａ２がすでに実行さ
れ終っていて命令がないので何らの働きもしない。した
がって０４ ＝Ｏ，Ｃ５−１となるのでＣＧＲ＋ およ
びＦＧＲ＋ に命令ａ１の演算結果が格納されると共に
タグＳＩが１となっているＦＧＲ２のデータがＣＧＲ２
へ転送され、ブ［１グラムの流れに沿った処理データと
して用いられるように記憶される。
上記の動作から判るように、次の命令ａ３の実効アドレ
スの算出に必要なデータは、第５クロツクの終了時にＦ
ＧＲ２（Ｒ２レジスタに対応する）から取出すことがで
きるので命令ａ３は、直らに実効アドレス計算部４へ進
むことができる。したがって、従来のこの種のマイクロ
プロセッサのようにａｌ、ａ２の実行終了を持ってから
命令ａ３の処理に入るというような逐次的なプログラム
処理に従う必要がない。
スの算出に必要なデータは、第５クロツクの終了時にＦ
ＧＲ２（Ｒ２レジスタに対応する）から取出すことがで
きるので命令ａ３は、直らに実効アドレス計算部４へ進
むことができる。したがって、従来のこの種のマイクロ
プロセッサのようにａｌ、ａ２の実行終了を持ってから
命令ａ３の処理に入るというような逐次的なプログラム
処理に従う必要がない。
［発明の効果コ
以上述べたように本発明においては、演算実行部を重複
化して複数の命令を同時に実行できるように構成すると
共に、汎用レジスタ群もプログラムの流れに従う処理デ
ータを格納するレジスタ群と、後続の命令を先回りして
実行した結果のデータを格納するレジスタ群とを有する
ように重複化構成としている。
化して複数の命令を同時に実行できるように構成すると
共に、汎用レジスタ群もプログラムの流れに従う処理デ
ータを格納するレジスタ群と、後続の命令を先回りして
実行した結果のデータを格納するレジスタ群とを有する
ように重複化構成としている。
したがって本発明における命令バイブライン方式のマイ
クロプロセッサにおいては、先行する命令の実行結果を
持たずに後続の命令を先回りして実行できるのでマイク
ロプロセッサの性能を著しく向上することができる。
クロプロセッサにおいては、先行する命令の実行結果を
持たずに後続の命令を先回りして実行できるのでマイク
ロプロセッサの性能を著しく向上することができる。
第１図は、本発明による命令バイブライン方式のマイク
ロプロセッサの曇本構成図、 第２図は、第１図のマイクロプロセッサを構成する各部
の命令処理流れ図、 第３図は、第１図の演算実行部および汎用レジスタ群の
詳細な構成図、 第４図は、第３図の各命令レジスタのフォーマット図、 第５図は、汎用レジスタ群内の命令を先回り処理した結
果を格納するレジスタ群ＦＯＲの入力フォーマット、 第６図は、従来のマイクロプロセッサの有する問題点を
明らかにするプログラム例、 第７図は、従来技術による命令バイブライン方式のマイ
クロプロセッサの構成図、 第８図は、第７図のプロセッサ内の命令処理の流れ図、
をそれぞれ示す。 １・・・バス制御部、 ２・・・命令フェッチ部、 ３・・・デコーダ、 ４・・・オペランドアドレス計算部、 ５・・・論理アドレス変換部、 ６・・・オペランドフェッチ部、 ８″・・・汎用レジスタ群、 ０・・・第１の演算実行部、 １・・・第２の演算実行部、 ２・・・第３の演算実行部、 ３・・・命令送出部、 ４・・・浮動小数点レジスタ。
ロプロセッサの曇本構成図、 第２図は、第１図のマイクロプロセッサを構成する各部
の命令処理流れ図、 第３図は、第１図の演算実行部および汎用レジスタ群の
詳細な構成図、 第４図は、第３図の各命令レジスタのフォーマット図、 第５図は、汎用レジスタ群内の命令を先回り処理した結
果を格納するレジスタ群ＦＯＲの入力フォーマット、 第６図は、従来のマイクロプロセッサの有する問題点を
明らかにするプログラム例、 第７図は、従来技術による命令バイブライン方式のマイ
クロプロセッサの構成図、 第８図は、第７図のプロセッサ内の命令処理の流れ図、
をそれぞれ示す。 １・・・バス制御部、 ２・・・命令フェッチ部、 ３・・・デコーダ、 ４・・・オペランドアドレス計算部、 ５・・・論理アドレス変換部、 ６・・・オペランドフェッチ部、 ８″・・・汎用レジスタ群、 ０・・・第１の演算実行部、 １・・・第２の演算実行部、 ２・・・第３の演算実行部、 ３・・・命令送出部、 ４・・・浮動小数点レジスタ。
Claims (3)
- （１）デコードされた命令を実行するため、オペランド
アドレス計算部、アドレス変換部、オペランドフェッチ
部、演算実行部および汎用レジスタ群を有する命令パイ
プライン方式のマイクロプロセッサにして、前記演算実
行部を重複化して複数の命令を同時に実行できるように
構成すると共に、前記汎用レジスタ群をプログラムの流
れに従う処理データを格納するレジスタ群と、後続の命
令を先回りして実行した結果のデータを格納するレジス
タ群とで構成し、逐次的なプログラム処理に従う必要な
しに処理可能な後続命令を先回りして実行可能にしたこ
とを特徴とする命令パイプライン方式のマイクロプロセ
ッサ。 - （２）前記汎用レジスタ群は、さらに後続の命令が先行
する命令を飛びこして実行されているか否かを判定する
ための比較手段を有していることを特徴とする請求項１
に記載の命令パイプライン方式のマイクロプロセッサ。 - （３）前記複数の各演算実行部は命令レジスタおよび演
算手段とを備え、各命令レジスタ内のデータ先行を指定
するデスティネーション・フィールドで指定された汎用
レジスタ群の特定レジスタに格納されるようにしたこと
を特徴とする請求項１に記載の命令パイプライン方式の
マイクロプロセッサ。
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|---|---|---|---|
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| JP63198789A JPH0673105B2 (ja) | 1988-08-11 | 1988-08-11 | 命令パイプライン方式のマイクロプロセッサ |
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