JPH0248816A - 不安定防止回路 - Google Patents

不安定防止回路

Info

Publication number
JPH0248816A
JPH0248816A JP1076405A JP7640589A JPH0248816A JP H0248816 A JPH0248816 A JP H0248816A JP 1076405 A JP1076405 A JP 1076405A JP 7640589 A JP7640589 A JP 7640589A JP H0248816 A JPH0248816 A JP H0248816A
Authority
JP
Japan
Prior art keywords
output
input
pulse
asynchronous
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1076405A
Other languages
English (en)
Other versions
JP2944039B2 (ja
Inventor
Edward L Grivna
エドワード　ルイズ　グリブナ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Magnetic Peripherals Inc
Original Assignee
Magnetic Peripherals Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Magnetic Peripherals Inc filed Critical Magnetic Peripherals Inc
Publication of JPH0248816A publication Critical patent/JPH0248816A/ja
Application granted granted Critical
Publication of JP2944039B2 publication Critical patent/JP2944039B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dc Digital Transmission (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はディジタル回路における不安定状態の影響を
除去する回路に関する。
ディジタル的なランチ及びフリツプ−クロックは入力信
号に応答して出力状態を保持、又は反転させる。いずれ
の場合も出力状態は安定状態にある。しかし、不安定状
態として仰られている状態が存在し、この状態ではラッ
チ又はフリップ・フロップが二つの状態間で際限なくど
ちらつかずの状態となる。通常、このような不安定状態
は限界的なトリだにより発生する。フリップ・フロップ
が十分に平衡していれば、このような内部又は外部的な
不平衡によりクリップ・７０ツブがその２安定状態のう
ちの一つになるまでは、不安定状態が継続する。しかし
、不安定状態では、フリップ−クロックの出力を安全に
クロッキングすることができない。従って、不安定状態
は非同期信号の同期に用いられている高速度ディジタル
回路において深刻な問題となる。特に、不安定状態はコ
ンピュータの周辺装置において用いられているデータロ
ック入力させるペア式の７リツプ・７０グプ回路を採用
してい友。第１のフリップ・フロップが不安定状態にな
つ九ときは、その出力を第２のフリップ・フロップにク
ロック入力する時点では第１のフリ２グーフロツプが回
復することを期待している。しかし、非同期情報信号を
伝送する際の信号劣化のために、第１のフリップ・フロ
ップにクロック入力するのに適し九時点で情報信号が存
在しないことがある。その結果、第２のフリップ・フロ
ップのクロッキングが情報を再生しようとしても、その
フリップ・フロップ回路はひどく劣化した非同期信号に
対応することができない。従って、従来の技術は第１の
フリップ・フロップの前段でパルス・エッジ検出器を用
いて第１のフリップ・フロップ用の信号全史に正確に定
義する工うに改良するものがあった。これらの試みがデ
ィジタル再生回路における不安定状態を克服するのにあ
る程度の成果がちったが、現在のシステムの信頼性及び
速度の点で完全に成功してはいなかった。
本発明の目的は、不安定状態の影響を除去する回路を得
ることにある。
本発明による不安定防止回路は、非同期パルスを受け取
って同期クロック信号に同期するようにそれぞれ接続さ
れている複数の奎列チャネルを有する。シフト・レジス
タはこの非同期パルスに応答して逐次前記並列チャネル
のそれぞれのものをエネーブルする。
本発明を実施するために、互いにほぼ同一の２つの並列
チャネルは、それぞれ従来のシステムと同様に、パルス
・エツＳ７検出器に接続された一対の７リツプΦ７０ツ
ブを備えている。しかし、本発明は、更に、前記非同期
信号によシ駆動されたシフト・レジスタを備え、前記並
列チャネルが連続して図播する非同期パルスを処理する
。２チヤネルの回路の場合では、前記チャネルヲ又互に
エネーブルする２位置のシフト・レジスタ（即ち、２安
定マルチプバイゾレータ、つまり７リツプ・７０ツゾ）
でもよい。従って、前記チャネルは独立して非同期デー
タを受け取って処理することにより、不安定状態の影響
を除去する。
本発明の第１の特徴は、次の非同期データ・パルスを受
信して当該チャネル上で処理する前に、各チャネルをエ
ネーブルし、クロッキングして回復させるので、不安定
状態が除去されるということにある。
本発明の他の吻専特徴は、装置が付加的なチャネルのた
めに容易に拡張され、拡張したシフト・レジスタの付加
的な位置を切離して動作させることにより、各チャネル
七回復させるための史に長い時間が得られる。
本発明の前述のＢ＃徴及び他の特徴は以下の詳細な説明
及び添付する図面から十分に理解されるであろう。
図面、特に第１図を参照すると、従来の技術による典型
的な不安定防止回路が示されている。この不安定防止回
路は、一対のＤ型クリップ・７０ツゾＴＪ１及びＩＪ２
’に有し、それらのセット入力及びリセット入力が抵抗
Ｒ１ｅ介して電源の電圧線に接続されている。両り型ク
リップ・７０クプＬ１及びＬ２のクロック入力には線１
０を弁じて同期クロック信号が入力され、そのＤ型クリ
ップ・７０ツブＬ１のＤ入力には非同期データ信号°が
入力されている。Ｄ型クリップ・７０ツブＴＪ１のＱ出
力はＤ型フリップ・フロップＬ２のＤ入力に供給されて
、Ｄ型フリップ・フロップＬ２のＱ出力１２から同期デ
ータ信号が出力されている。この非同期データ信号はデ
ィジタル情報を含む若しくは有効にするものでもよく、
又はそれ自体が非同期クロック信号であってもよい。第
２図を参照すると、第１図に示す従来技術による不安定
防止回路の動作を容易に説明することができる。非同期
パルス１４を受信すると、Ｄ型フリップ・フロップ′Ｌ
１のＤ入力がハイとなる。線１０を介して非同期クロッ
ク信号の次の立上り端１６で、Ｄ型りリップΦフロップ
′Ｌ１のＱ出力はハイにされ、これによってＤ型フリッ
プ・フロップＬ２のＤ入力がハイとなる。次の非同期ク
ロック入力の立上り端１Ｂで、Ｄ型フリップ・フロップ
Ｌ２の出力（８ＹＮ）は、図示のように、ハイにされる
。非同期パルス１４がローとなった後、次の非同期クロ
ック信号の立上ｐ端２０でｐ型フリップ・フロップＴＪ
１がローにされ、またＤ型フリップ・フロップＬ１がロ
ーになった後、次の非同期クロック信号の立上９端２２
により、同期出力信号がローにされる。特にクロック台
パルス２４及び非同期パルス２６を参照すると、これら
２つのパルスの前縁がほぼ同時に発生して、Ｄ型フリッ
プ・フロップＬ１にマージナル・トリガさせる原因とな
る。その結果、Ｄ型クリップ・７０ツブＬ１は不安定状
態となり、例えば信号２８により示すように７９ツブ・
７０ツブの２つの安定状態間で高速にスイッチングする
非標準的なロジック・レベルになる。
結局、不安定防止回路は平衡セす、他の外部要素は任意
にＤ型クリップ・７０ツブＬ１がその２安定状態のうち
の一状態を模索する。Ｄ型フリップ・フロップＬ１が第
２図に示すように、誤っているそのロー状態を模索する
ときは、次の非同期クロック信号の前縁３０は（非同期
パルス２６がハイを維持したまま）、Ｄ型７リツプ＋１
７０クシｘＪ１をそのハイ即ち真状態にさせ、これによ
って同期データ・パルス３１を確立する。
大抵のコンピュータ設計では、非同期ロジックの信頼性
を最低にしたままであり、通常は独立し几装置間でのイ
ンク７エースに置かれている。大抵の場合に、これらの
インタフェース間の距離は比較的に短い。しかし、信号
がかなりの距離を介して伝送されると、歪みが発生する
。この歪みはパルスの圧縮、伸長、六ルス縁のなまり、
パルス間位置の変動、及び周期変動をもたらす。高速デ
ータ通信において、歪みは、信頼性をもってデータを再
度確立できない根不的な問題となＶ得る。
データ伝送の信頼性を改良するために、第３図に示すよ
つなパルス・エッジ検出器を用いるのが一般的であった
。特に、Ｄ型クリップ・７０クプＬ６は線１１の非同期
信号を受信するためのパルス・エッジ検出器として付加
されていた。第４図に特に示すように、非同期信号は、
伝送を含む外部的な要因により、種々のパルス幅及び位
置となり得る。　ＮＡＮＤゲート３２は信号を各り型フ
リップ・フロップＬｌ、Ｌ２及びＬ６のＱ出力を受け取
って信号出力をＤ型クリップ・７０ツゾＬ１及びＬ３の
リセット入力に印加する。
第３図に示す不安定防止回路の動作において、第４図を
参照すると、線１１を介してＤ型クリップ−７０クプＬ
３のクロック入力に印加される非同期のデータ・パルス
ＡＥＹＮがハイとなったときは、Ｄ型クリップ・７０ツ
ブＬ６のｑ出力はハイにされるので、線１０を介するク
ロック信号ＯＬＯＯＩｍの次のパルス立上り端でＤ型フ
リップ・フロップＬ１のＱ出力がハイとなる。Ｄ型クリ
ップ・７０ツブＬ１がハイのときに、連続するクロック
信号０ＬＯＯＫの次のパルスの立上り端で、Ｄ型７リク
ゾ１１７０．ツブＩＪ２は同期出力１３ＹＮをハイにさ
せる。Ｄ型７リツゾー７０ツゾＬ１　、　Ｌ２ＥｔＵＬ
５が全てハイになったので、　ＷＡＮＤゲート３２は、
ローのリセット・パルス（ＣＬＥＡＲ）　ｆｃＤ型フリ
ツゾΦフロップＬ１及びＬ６に印加する動作をする。こ
こで、Ｄ型クリップ・７０ツブＬ１のＱ出力はロー状態
にあるので、次のクロック信号０ＬＯＯＫの立上ジ端で
Ｄ型フリップ・フロップＬ２’にリセットしてＤ型７リ
ツゾーフロツプＬ２の同期出力ＢＸＮをローに貞せる。
第１図に示す不安定防止回路に関連して説明したように
、不安定状態が存在し得る。クロック信号ＯＮ、ＯＯＫ
とデータ・パルスＡ８ＹＮとが非常に接近しているとき
は、クロック信号０ＬＯＯＫの前縁がハイとなるのとほ
ぼ同時に、Ｄ型クリップ・７０ツブＬ３もハイ状態され
て、不安定状態となる恐れがある。従って、第１図に示
す不安定防止回路の場合のように、Ｄ型フリップ・フロ
ップＬ１が最終的にロー安定状態を模索しているときは
、Ｄ型フリップ・フロップＬ１は、３６でクロック信号
ＣＬＯＯＩＣの次に立上るパルスになり、ハイにセクト
されるまで、データ・パルスＡ８ＹＮの３４で応答しな
い。データ・パルスＡＥＩＹＮの３８はＬ１出力パルス
の３６から導出され、またＴＪ１出力パルスの３６はデ
ータ・パルスＡｓＹＮのパルス３４から導出される。し
かし、第４図に示すように、次のデータ・パルスＡＳＹ
Ｎのパルス４０１ｄＬ１出力パルスのパルス３６がハイ
のときに発生する。Ｄ型フリップ・フロップＬ６は既に
ハイ状態になっているので、データ・パルスＡＥＩＹＮ
のパルス４０は無視され、同期出力１３ＹＮはデータ・
パルスＡ８ＹＨの４０から導出したパルスを含むことは
ない。従って、データを喪失する。（更に高いクロック
周波数は喪失したデータ・パルスＡＳＹＮを回復する能
力があるかも知れないが、高い周波数は不安定状態によ
る誤りの他の問題を増加させる。） 第５図を参照すると、本発明の好ましいとする当該実施
例による不安定防止回路が示されている。
第５図に示す不安定防止回路の動作説明から理解される
ように、この不安定防止回路は第１図及び第３図に示す
不安定防止回路の欠点を克服している。従って、第５図
を参照すると、第３図に示す不安定防止回路とそれぞれ
同様の２つの１列チャネルが示されている。第１のチャ
ネル５０はＤ型７リツゾー７０ツブＩＪ１．ＩＪ２．Ｉ
Ｊ３及びＮ、＾、訃（１）Ｐ−）５４’に有し、第２の
チャネル５２はＤ型７ＩＪ　７プ・７０ツブＩＪ４．Ｉ
１５．ＩＩ６及びＮＡＮＤ　ｒ−）５６ｒ有する。チャ
ネル５０及び５２は第３′図に示す従来の不安定防止回
路とほぼ同一に結線され、かつチャネル１１上のデータ
・パルスＡＥＩＹＮがゲート・エネーブル型のＤ型フリ
ップ・７０ツｆＴ、３＆びＬ６のパルス・エッジ検出器
のクロック入力に印加される。この場合に、Ｄ型フリッ
プ・フロクシＩＩ３及びＬ６はエネーブル入力１に有し
、このエネーブル入力はＤ型フリップ・フロップ−７の
Ｑ出力及びＱ出力に接続されている。Ｄ型スリップ＋１
７０ツゾＬ７のＤ入力はＱ出力に接続され、またそのク
ロック入力はチャネル１１に接続されてデータ・パルス
Ａ８ＹＮ　Ｑ受け取る。Ｄ型フリップ・フロクシＬ７の
リセット入力は！５８ｅ−介して外部リセット・パルス
を受け取るように接続されている。Ｄ型フリップ・７０
ツブＬ２及びＬ５のＱ出力はＢＹＮＯ１及び１３ＹＮＯ
２として示すように、別個の同期出力信号となる。
第５図に示す不安定防止回路に動作において、′Ｄ型ラ
フリップフロップ１１７の初期状態は重要ではない。し
かし、リセット・パルス６０を受け取ると、Ｄ型フリッ
プ・フロップＬ７はロー状態にされるので、Ｑ出力はロ
ーであり、そのＱ出力はハイとなる。Ｄ型フリツゾ＠７
０ツブＬ７のＱ出力はＤ型フリップ・７０クプＬ３のゲ
ート入力をディセーブルし、一方り型フリップ・７０ツ
ブＬ７のローのＱ出力はＤ型フリップ・フロップＬ乙の
ゲート入力をエネーブルする。第１のデータ・パルスＡ
ＪＹＮのパルス６２を受け増ると、エネーブルされてい
るＤｍフリップ・フロップＬ６は、このパルスに応答し
、そのｑ出力ｔハイにしてそのパルス６４ｔ−ハイにセ
ットさせる。クロック信号０ＬＯＯＫの次のパルス６６
により、Ｄ型フリップ・フロップＩＪ４のＱ出力をハイ
にセットさせてパルス６８ｔ−発生させる。クロック信
号○ＬＯＯＸの次のパルス７０により、同期出力信号Ｂ
ＹＮ○２はパルスＴ２のところでハイにされ、これによ
ってＮＡＮＤゲート５６は動作状態となシ、リセット・
パルス７４を送出し、Ｄ型フリップ・フロップＬ４及び
Ｌ６のｑ出力をローにさせ、そのパルス６４及び６８を
ローにさせる。クロック信号０ＬＯＯＫの次のパルス８
２の正のエツジによシ同期出力信号９″ｒＮ。
２のパルス７２をローにしてＤ型フリップ・７０ツブＬ
２をリセットさせる。
データ・パルス、１１８ＹＮのパルス６２はＤ型フリッ
プ・７０ツブＬ７のセットさせるので、Ｄ型フリップ・
フロップＬ７のＱ出力はハイとな９、Ｄ型フリップ・７
０ツブ−６をディセーブルし、またＤ型フリップ・フロ
ップＬ７のＱ出力がローとなってＤ型フリップ・７０ツ
ゾＬ３’にエネーブルさせる。その結果、データ・パル
スＡ８ＹＨの次のパルス７６により、Ｄ型ノアリップ・
７０クプＬ６はハイとなってパルス７８ｔ−発生させ、
従ってクロック信号ＯＤｏ　ＯＫのパルス７０はＤ型フ
リップ・７０ツブＬ１をハイにさせてパルス８ｏを送出
させる。クロック信号Ｏｒ、＋ＯＯＫのパルス８２の前
縁テ、同期出力信号ＢＹＮＯ１のパルス８４　ｔ−発生
サ−１ｔ、またＮＡＮＤゲート５４はリセット拳パルス
８６を送出してＤ型フリツゾ争フロップ−１及びＬ３’
！ｉ−リセットさせる。即ち、’Ｌ　１出力パルス及び
Ｌ６のパルスＴ８及び８０をローにさせる。同期出力（
ｉ号ＢＹＮＯ１のパルス８４はクロック信号０ＬＯＯＫ
の次のパルスによりローにさせる。データ・パルスＡ８
ＹＮのパルス７６もＤ型フリップ−７０ツブＬ７にリセ
ットするのに用いられ、Ｄ型フリップ・フロップＬ７の
Ｑ出力をハイ、かつＤ型フリップ・フロップＬ７のＱ出
力をローにさせる。従って、当該の不安定防止回路は連
続するデータ・パルスＡ８ＹＮにより新しいサイクルを
開始することができる。
第３図の同期出力信号ＢＹＮＣ１及びＢＹＮＯ２は、例
えば、次の回路のゲートをエネーブルすることによりこ
れを処理して、新しいデータ・パルスＡ８ＹＮのパルス
７２．８４及びパルスに含まれて−る又は付随するディ
ジタル情報を利用することができる。このような連続的
な回路は、例えば、対応する非同期パルスを受信したと
同一のシーケンスを保持するように、同期パルスを４え
るシーケンスに応答することがある。
Ｄ型フリツゾ・フロップ］、＋７が２位置のり７ト赤レ
クスタとして動作し、そのＱ出力及びｑ出力がＤ型クリ
ップ・７０ツブ’Ｌ３及びｘＪ６の別のエクゾ形成回路
金エネーブルさせることに注意すべきでおる。その結果
、各チャネル５０及び５２は非同期データ信号を同期さ
せてチャネル１１のデータ串パルスＡ８ＹＮ’ｉ交播さ
せる。このチャネル１１はエネーブルされ、非同期パル
スをチャネル１１により処理する前にクロック信号０Ｌ
ＯＯＫ　ｌ安定させる。その結果は、チャネル１１を呼
出して非同期パルスを再度検出させる前に、いずれかの
チャネルにおける不安定状態を安定化させることである
。従って、本発明は非同期パルスの再生における不安定
状態の影響を除去する効果的な回路が得られる。
第７図及び第８図は本発明の変形を示すものであり、異
なる型式のＤ型フリップ・フロップＬ３及び１６に用い
ている。特に、第７図においては、第５図のようなエネ
ーブル型式のＤ型フリクプ・７０ツブＬ６及びＩ＋６の
代わりに、Ｄ型フリップ會７０ツ７’Ｌ３及びＬ６．ｒ
−にフリップ・７０ツブからな夕、それらのに入力は接
地され、それらのＪ入力はＤ型７リツゾーフロツプＬ７
によｐ形成されたシフト・レジスタのＱ出力及びＱ出力
に接続されている。第８図では、標準的なり型７リツゾ
・フロップを用いると共に、シフトφレゾスタのフ型７
リツゾ・フロップＬ７のＱ出力及びＱ出力はＯＲゲート
９０及び９２によりそのＤ型７リツゾ・フロップＩＪ６
及びＬ６のＤ入力に対して動作する。ＯＲゲート９０及
び９２の第２の入力は、第１段の各フリップ・フロップ
Ｌ３及びＬ７の各Ｑ出力からのものである。第７図及び
第８図に示す不安定防止回路は、第５図に示す不安定防
止回路と本質的に同様形式で動作するので、これ以上説
明するまでもない。
従って、本発明は非同期データ信号を同期さセるデータ
再生回路における不安定状態を効果的に除去する装置を
提供するものである。この装置は動作及び利用において
効果的であシ、速いデータ速度での再生を可能にする。
本発明の詳細な説明及び図面に示し九実施例により限定
されるものではない。これらは、実施例として示したも
のであって、限定するものではなく、特許請求の範囲の
範囲によってのみ限定される。
【図面の簡単な説明】
第１図は従来の技術において用いられる典型的な不安定
防止回路のブロック図、 第２図は第１図に示す不安定防止回路の動作を説明する
のに有用なブロック図、 第３図は従来の技術において用いられていた改良不安定
防止回路のブロック図、 第４図は第３図に示す不安定防止回路の動作を説明する
のに有用な波形図、 第５図は本発明の好ましい実施例による不安定防止回路
のブロック図、 第３図は第５図に示す不安定防止回路の動作を説明する
のに有用なブロック図、 第７図及び第８図は本発明の他の実施例にょυ不安定防
止回路を示すブロック図である。 １１・・・チャネル、３２．５４．５６・・・ＮＡＮＤ
デー）、ＬｉへＬ　７−Ｄ型フリップ・フロップ。

Claims (22)

    【特許請求の範囲】
  1. （１）非同期パルスを同期クロック信号に同期させるよ
    うにそれぞれ動作可能な複数の回路手段と、非同期パル
    スを含む非同期信号に応答して連続する前記複数の回路
    手段を動作させるシフト手段との組合わせを有する不安
    定防止回路。
  2. （２）請求項１記載の不安定防止回路において、２つの
    回路手段が存在し、前記シフト手段は２安定回路手段を
    有することを特徴とする不安定防止回路。
  3. （３）請求項１記載の不安定防止回路において、前記回
    路手段のそれぞれは非同期パルスに応答して非同期出力
    を発生するパルス検出手段と、 前記非同期出力及び前記同期クロック信号に応答して同
    期パルスを発生する２安定回路手段とを備え、前記シフ
    ト手段は前記同期信号に応答して前記複数の回路手段の
    連続する複数のパルス・エッジ検出器を動作させて、前
    記非同期パルスのうちの対応するものに応答することを
    特徴とする不安定防止回路。
  4. （４）請求項５記載の不安定防止回路において、前記２
    安定回路手段のそれぞれは第１のクロック・パルス及び
    前記非同期出力に応答して第１の出力を発生する第１の
    ２安定回路手段と、前記第１のクロック・パルスに続く
    第２のクロック・パルスと前記第１の出力に応答して同
    期パルスを発生する第２の２安定回路手段とを備えてい
    ることを特徴とする不安定防止回路。
  5. （５）請求項４記載の不安定防止回路において、前記パ
    ルス・エッジ検出器手段のそれぞれは第３のリセット可
    能な２安定回路手段と、前記第１及び第２の２安定回路
    手段の出力に応答して前記第１及び第２の２安定回路手
    段をリセットさせるゲート手段とを備えていることを特
    徴とする不安定防止回路。
  6. （６）請求項５記載の不安定防止回路において、前記第
    ３の２安定回路手段はゲート・エネーブル型のフリップ
    ・フロップであり、そのエネーブル入力を前記シフト手
    段の個別的な出力に接続していることを特徴とする不安
    定防止回路。
  7. （７）請求項５記載の不安定防止回路において、前記第
    ３の２安定回路手段はＪ−Ｋフリップ・フロップであり
    、そのＪ入力を前記シフト・レジスタ手段の個別的な出
    力に接続していることを特徴とする不安定防止回路。
  8. （８）請求項５記載の不安定防止回路において、前記第
    ３の２安定回路手段はＤ型フリップ・フロップであり、
    そのＤ入力を前記シフト・レジスタ手段の個別的な出力
    に接続していることを特徴とする不安定防止回路。
  9. （９）請求項８記載の不安定防止回路において、更に、
    第１の入力を前記シフト手段の前記個別的な出力に接続
    し、第２の入力を前記Ｄ型フリップ・フロップの非反転
    出力に接続し、出力を前記Ｄ入力に接続したＯＲゲート
    手段を備えていることを特徴とする不安定防止回路。
  10. （１０）請求項１記載の不安定防止回路において、前記
    ２安定回路手段のそれぞれは前記クロック信号の第１ク
    ロック・パルス、及び非同期パルスに応答して第１の出
    力を発生する第１の２安定回路手段と、前記第１のクロ
    ック・パルスに続く第２クロック・パルス及び前記第１
    の出力に応答して同期パルスを発生する第２の２安定回
    路手段とを備え、前記シフト手段は前記非同期信号に応
    答し、連続する前記複数の２安定回路を動作させて前記
    非同期パルスのそれぞれのものに応答することを特徴と
    する不安定防止回路。
  11. （１１）請求項１記載の不安定防止回路において、非同
    期信号の連続的な非同期パルスに応答して第１及び第２
    エネーブル信号を供給する第１のシフトと、非同期パル
    スを同期クロック信号のクロック・パルスに同期させる
    第１及び第２のチャネルとを備えた不安定防止回路にお
    いて、 前記第１及び第２のチャネルはそれぞれ、前記非同期信
    号に接続されたクロック入力、及び更にその第１及び第
    ２のエネーブル信号を受け取るように接続された他の入
    力を有すると共に、非同期パルス及びそのエネーブル信
    号に応答して第１の出力信号を供給する第１の２安定回
    路手段と、前記第１の出力信号に接続された入力、及び
    前記同期クロック信号を受け取るように接続されたクロ
    ック入力を有すると共に、前記クロック信号の第１のパ
    ルス及び前記第１の出力信号に応答して第２の出力信号
    を供給する第２の２安定回路手段と、 前記出力信号をリセットするように接続された入力、前
    記同期クロック信号を受け取るように接続されたクロッ
    ク入力を有すると共に、前記第１のクロック・パルスに
    続く第２のクロック・パルス、及び第２の出力信号に応
    答して第３の出力信号を供給する第３の２安定回路手段
    とを備え、前記第３の出力信号は前記クロック信号と同
    期すると共に、それぞれ前記第１の２安定回路手段が応
    答した非同期パルスに対応している出力パルスを有する
    ことを特徴とする不安定防止回路。
  12. （１２）請求請求１１記載の不安定防止回路において、
    更に各チャネルに前記第１、第２及び第３の出力信号に
    応答して前記第１の及び第２の２安定回路手段をリセッ
    トさせるゲート手段を備えると共に、前記第３の２安定
    回路手段は前記第２のクロック・パルスに続く第３のク
    ロック・パルスによりリセットされることを特徴とする
    不安定防止回路。
  13. （１３）請求項１１記載の不安定防止回路において、前
    記シフト手段は前記非同期信号を受け取るように接続さ
    れたクロック入力、前記第１の２安定回路手段の他の入
    力に接続された第１の出力、及び前記第２のチャネルの
    第１の２安定回路手段の前記他の入力に接続された第２
    の出力を有するフリップ・フロップを備えていることを
    特徴とする不安定防止回路。
  14. （１４）請求項１３記載の不安定防止回路において、更
    に各チャネルに前記第１、第２及び第３の出力信号に応
    答して前記第１の及び第２の２安定回路手段をリセット
    させるゲート手段を備えると共に、前記第３の２安定回
    路手段は前記第２のクロック・パルスに続く第３のクロ
    ック・パルスによりリセットされることを特徴とする不
    安定防止回路。
  15. （１５）請求項１４記載の不安定防止回路において、前
    記第１の２安定回路手段のそれぞれはゲート・エネーブ
    ル型のフリップ・フロップであり、前記他の入力は前記
    フリップ・フロップのエネーブル入力であることを特徴
    とする不安定防止回路。
  16. （１６）請求項１４記載の不安定防止回路において、前
    記第１の２安定回路手段のそれぞれはＪ−Ｋフリップ・
    フリップであり、前記第１の入力は前記フリップ・フロ
    ップのＪ入力であることを特徴とする不安定防止回路。
  17. （１７）請求項１４記載の不安定防止回路において、前
    記第１の２安定回路手段のそれぞれはＤ型フリップ・フ
    ロップであり、前記第１の入力は前記フリップ・フロッ
    プのＤ入力であることを特徴とする不安定防止回路。
  18. （１８）請求項１４記載の不安定防止回路において、更
    に各チャネルに前記シフト手段の対応する出力に接続さ
    れた第１の入力、前記Ｄフリップ・フロップの出力に接
    続された第２の入力、及び前記Ｄ入力に接続された出力
    を有するＯＲゲートを備えていることを特徴とする不安
    定防止回路。
  19. （１９）請求項１３記載の不安定防止回路において、前
    記第１の２安定回路手段のそれぞれはゲート・エネーブ
    ル型のフリップ・フロップであり、前記他の入力は前記
    フリップ・フロップの前記エネーブル入力であることを
    特徴とする不安定防止回路。
  20. （２０）請求項１３記載の不安定防止回路において、前
    記第１の２安定回路手段のそれぞれはＪ−Ｋ型フリップ
    ・フロップであり、前記他の入力は前記フリップ・フリ
    ップのＪ入力であることを特徴とする不安定防止回路。
  21. （２１）請求項１３記載の不安定防止回路において、前
    記第１の２安定回路手段のそれぞれはＤ型フリップ・フ
    ロップ・フロップであり、前記他の入力は前記フリップ
    ・フロップのＤ入力であることを特徴とする不安定防止
    回路。
  22. （２２）請求項２１記載の不安定防止回路において、更
    に各チャネルに、前記シフト手段のそれぞれの出力に接
    続された第１の入力、前記Ｄ型フリップ・フロップの出
    力に接続された第２の入力、及び前記Ｄ入力に接続され
    た出力を有するＯＲゲートを備えていることを特徴とす
    る不安定防止回路。
JP1076405A 1988-03-29 1989-03-28 不安定防止回路 Expired - Fee Related JP2944039B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US174641 1988-03-29
US07/174,641 US4851710A (en) 1988-03-29 1988-03-29 Metastable prevent circuit

Publications (2)

Publication Number Publication Date
JPH0248816A true JPH0248816A (ja) 1990-02-19
JP2944039B2 JP2944039B2 (ja) 1999-08-30

Family

ID=22636926

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1076405A Expired - Fee Related JP2944039B2 (ja) 1988-03-29 1989-03-28 不安定防止回路

Country Status (4)

Country Link
US (1) US4851710A (ja)
EP (1) EP0335547B1 (ja)
JP (1) JP2944039B2 (ja)
DE (1) DE68923207T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472569B1 (ko) * 2000-01-27 2005-03-07 카즈히코 타와라 계량기를 구비한 케이스유니트
EP2392254A2 (en) 2010-06-01 2011-12-07 Nihon Kohden Corporation Patient position display system

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5036221A (en) * 1989-03-31 1991-07-30 Texas Instruments Incorporated Circuit for eliminating metastable events associated with a data signal asynchronous to a clock signal
JPH0642662B2 (ja) * 1989-10-12 1994-06-01 日本電気株式会社 同期化装置
US4982118A (en) * 1989-12-13 1991-01-01 Tektronix, Inc. Data acquisition system having a metastable sense feature
US5047658A (en) * 1990-06-01 1991-09-10 Ncr Corporation High frequency asynchronous data synchronizer
US5138189A (en) * 1990-09-27 1992-08-11 National Semiconductor Asynchronous state machine synchronization circuit and method
US5365122A (en) * 1990-11-09 1994-11-15 Vlsi Technology, Inc. Meta stable resistant signal detector
US5534805A (en) * 1990-12-26 1996-07-09 Mitsubishi Denki Kabushiki Kaisha Synchronized clock generating apparatus
US5083049A (en) * 1991-05-10 1992-01-21 Ast Research, Inc. Asynchronous circuit with edge-triggered inputs
US5384493A (en) * 1991-10-03 1995-01-24 Nec Corporation Hi-speed and low-power flip-flop
WO1993019529A1 (en) * 1992-03-19 1993-09-30 Vlsi Technology Inc. Asynchronous-to-synchronous synchronizers, particularly cmos synchronizers
US5331669A (en) * 1992-05-06 1994-07-19 Ologic Corporation Asynchronous pulse converter
US5418825A (en) * 1992-09-16 1995-05-23 Texas Instruments Incorporated Time-domain boundary bridge method and apparatus
US5537655A (en) * 1992-09-28 1996-07-16 The Boeing Company Synchronized fault tolerant reset
US5522048A (en) * 1993-11-30 1996-05-28 At&T Corp. Low-power area-efficient and robust asynchronous-to-synchronous interface
US5522866A (en) * 1994-11-01 1996-06-04 Intermedics, Inc. Method and apparatus for improving the resolution of pulse position modulated communications between an implantable medical device and an external medical device
US5638015A (en) * 1995-06-21 1997-06-10 Unisys Corporation Avoiding instability
DE19629869C2 (de) * 1995-08-01 2003-02-13 Schlumberger Technologies Inc Verfahren und Vorrichtung zum Ausfluchten der relativen Phase von asychronen Taktsignalen
US5793233A (en) * 1996-05-30 1998-08-11 Sun Microsystems, Inc. Apparatus and method for generating a phase detection signal that coordinates the phases of separate clock signals
US6163550A (en) * 1997-11-17 2000-12-19 Qlogic Corporation State dependent synchronization circuit which synchronizes leading and trailing edges of asynchronous input pulses
US6055285A (en) * 1997-11-17 2000-04-25 Qlogic Corporation Synchronization circuit for transferring pointer between two asynchronous circuits
FR2775088B1 (fr) * 1998-02-19 2005-08-05 Sgs Thomson Microelectronics Circuit integre comportant un circuit maitre, fonctionnant a une premiere frequence, pour commander des circuits esclaves fonctionnant a une deuxieme frequence
SE513507C2 (sv) 1998-09-11 2000-09-25 Switchcore Ab Anordning och metod för att synkronisera data till en lokal klocka
DE10028369C2 (de) * 2000-06-08 2002-06-06 Siemens Ag Schaltungsanordnung zur Aufnahme eines Eingangssignals und zur Weiterleitung von diesem entsprechenden Ausgangssignalen in parallel arbeitenden Schaltungszweigen
EP1276028A1 (en) * 2001-07-09 2003-01-15 Telefonaktiebolaget L M Ericsson (Publ) Status indication detection device and method
US6611158B2 (en) * 2001-07-24 2003-08-26 Koninklijke Philips Electronics N.V. Method and system using a common reset and a slower reset clock
US7091742B2 (en) * 2002-12-19 2006-08-15 Tellabs Operations, Inc. Fast ring-out digital storage circuit
US7639764B2 (en) * 2005-08-17 2009-12-29 Atmel Corporation Method and apparatus for synchronizing data between different clock domains in a memory controller
US7288969B1 (en) * 2006-04-05 2007-10-30 Alcatel Lucent Zero clock delay metastability filtering circuit
CN110401444B (zh) * 2019-06-25 2023-04-07 中国科学院上海微系统与信息技术研究所 异步时钟adc电路的亚稳态的检测消除电路
CN114117972B (zh) * 2022-01-26 2022-06-10 之江实验室 一种异步电路的同步装置和方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3971960A (en) * 1975-03-05 1976-07-27 Motorola, Inc. Flip-flop false output rejection circuit
JPS57154932A (en) * 1981-02-19 1982-09-24 Siemens Ag Method and device for synchronizing asynchronous pulse

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3894246A (en) * 1974-06-24 1975-07-08 Rockwell International Corp Clock recovering apparatus and method
US4093878A (en) * 1976-11-29 1978-06-06 Ncr Corporation De-glitchablenon-metastable flip-flop circuit
US4398155A (en) * 1981-06-15 1983-08-09 Motorola, Inc. Multiple clock switching circuit
US4544851A (en) * 1981-08-31 1985-10-01 Texas Instruments Incorporated Synchronizer circuit with dual input
US4591737A (en) * 1982-12-13 1986-05-27 Advanced Micro Devices, Inc. Master-slave multivibrator with improved metastable response characteristic
US4575644A (en) * 1983-12-02 1986-03-11 Burroughs Corporation Circuit for prevention of the metastable state in flip-flops
US4622475A (en) * 1984-03-05 1986-11-11 Tektronix, Inc. Data storage element having input and output ports isolated from regenerative circuit
US4694196A (en) * 1984-12-07 1987-09-15 American Telephone And Telegraph Company And At&T Information Systems Clock recovery circuit
DE3675309D1 (de) * 1985-08-19 1990-12-06 Siemens Ag Synchronisierungseinrichtung.
US4745302A (en) * 1985-12-23 1988-05-17 Hitachi, Ltd. Asynchronous signal synchronizing circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3971960A (en) * 1975-03-05 1976-07-27 Motorola, Inc. Flip-flop false output rejection circuit
JPS57154932A (en) * 1981-02-19 1982-09-24 Siemens Ag Method and device for synchronizing asynchronous pulse

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472569B1 (ko) * 2000-01-27 2005-03-07 카즈히코 타와라 계량기를 구비한 케이스유니트
EP2392254A2 (en) 2010-06-01 2011-12-07 Nihon Kohden Corporation Patient position display system

Also Published As

Publication number Publication date
DE68923207D1 (de) 1995-08-03
EP0335547A2 (en) 1989-10-04
EP0335547B1 (en) 1995-06-28
DE68923207T2 (de) 1995-11-09
EP0335547A3 (en) 1990-09-12
JP2944039B2 (ja) 1999-08-30
US4851710A (en) 1989-07-25

Similar Documents

Publication Publication Date Title
JPH0248816A (ja) 不安定防止回路
US6008746A (en) Method and apparatus for decoding noisy, intermittent data, such as manchester encoded data or the like
EP0688447B1 (en) De-skewer for serial data bus
US5509038A (en) Multi-path data synchronizer system and method
US4061976A (en) Receivers for pulses of different widths
US4965814A (en) Synchronizer for establishing synchronization between data and clock signals
US4979190A (en) Method and apparatus for stabilized data transmission
US5610953A (en) Asynchronous low latency data recovery apparatus and method
JPH0477494B2 (ja)
JP3524577B2 (ja) 動的クロック切り換え回路
JPH0150150B2 (ja)
JPH0671255B2 (ja) 安定化データの転送方法
US5640523A (en) Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery
US6895062B1 (en) High speed serial interface
US4317053A (en) High speed synchronization circuit
US4823365A (en) Synchronization method and elastic buffer circuit
US5003308A (en) Serial data receiver with phase shift detection
EP0319186B1 (en) Synchronization failure detection
JPS61127243A (ja) ビツト位相同期回路
US3993954A (en) Electric communication system
JP3038866B2 (ja) データ伝送方式
US4706033A (en) Data recovery and clock circuit for use in data test equipment
JP2792759B2 (ja) 同期クロック発生回路
KR910006000B1 (ko) 고속 데이타-클럭동기프로세서
RU2058059C1 (ru) Трехпозиционное устройство тактовой синхронизации

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees