JPH0248821A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0248821A JPH0248821A JP63200508A JP20050888A JPH0248821A JP H0248821 A JPH0248821 A JP H0248821A JP 63200508 A JP63200508 A JP 63200508A JP 20050888 A JP20050888 A JP 20050888A JP H0248821 A JPH0248821 A JP H0248821A
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- JP
- Japan
- Prior art keywords
- individual
- transistor
- circuit
- input terminal
- common
- Prior art date
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特に共通の入力端子をもつ複
数の個別論理回路を備えた論理回路に関する。
数の個別論理回路を備えた論理回路に関する。
従来この種の論理回路の一例を第３図（ａ）。
（ｂ）に示す。
この論理回路は、４つの２人力ＮＡＮＤ回路構成の個別
論理回路２Ａ〜２Ｄで構成され、各個別論理回路２Ａ〜
２ｐの一方の入力端子を共通入力端子とした構成となっ
ている。
論理回路２Ａ〜２Ｄで構成され、各個別論理回路２Ａ〜
２ｐの一方の入力端子を共通入力端子とした構成となっ
ている。
各個別論理回路２Ａ〜２Ｄは、それぞれトランジスタＱ
ｌｌ〜Ｑ１４．Ｑ２１〜Ｑ ２４１ Ｑ ３ｘ” Ｑ
３４゜Ｑ４１〜Ｑ４４を備え、それぞれ独立して２人力
ＮＡＮＤ回路としての機能をはなす構成となっている。
ｌｌ〜Ｑ１４．Ｑ２１〜Ｑ ２４１ Ｑ ３ｘ” Ｑ
３４゜Ｑ４１〜Ｑ４４を備え、それぞれ独立して２人力
ＮＡＮＤ回路としての機能をはなす構成となっている。
上述した従来の論理回路は、各個別論理回路２Ａ〜２ｏ
が、それぞれ独立して２人力ＮＡＮＤ回路としての機能
をはなす構成となっているので、トランジスタ数が多く
なり、回路規模が大きくなるという欠点があり、また、
ゲート容量及びドレイン容量の総和が大きくなり消費電
流が増大するという欠点がある。
が、それぞれ独立して２人力ＮＡＮＤ回路としての機能
をはなす構成となっているので、トランジスタ数が多く
なり、回路規模が大きくなるという欠点があり、また、
ゲート容量及びドレイン容量の総和が大きくなり消費電
流が増大するという欠点がある。
本発明の目的は、回路規模を縮減しかつ消費電流を低減
することができる論理回路を提供することにある。
することができる論理回路を提供することにある。
本発明の論理回路は、ソースを第１の電源供給端子と接
続しゲートを共通入力端子と接続する一導電型の第１の
トランジスタと、この第１のトランジスタのドレインと
個別出力端子との間に接続されゲートを個別入力端子と
接続する一導電型の少なくとも１つの第２のトランジス
タ、前記個別出力端子と第２の電源供給端子との間に前
記第１及び第２のトランジスタに対して相補型に接続さ
れ、ゲートを前記共通入力端子と接続する逆導電型の第
３のトランジスタ及びゲートを個別入力端子と接続する
少なくとも１つの逆導電型の第４のトランジスタをそれ
ぞれ備え前記第１のトランジスタと共にそれぞれ所定の
論理処理をする複数の個別論理回路とを有している。
続しゲートを共通入力端子と接続する一導電型の第１の
トランジスタと、この第１のトランジスタのドレインと
個別出力端子との間に接続されゲートを個別入力端子と
接続する一導電型の少なくとも１つの第２のトランジス
タ、前記個別出力端子と第２の電源供給端子との間に前
記第１及び第２のトランジスタに対して相補型に接続さ
れ、ゲートを前記共通入力端子と接続する逆導電型の第
３のトランジスタ及びゲートを個別入力端子と接続する
少なくとも１つの逆導電型の第４のトランジスタをそれ
ぞれ備え前記第１のトランジスタと共にそれぞれ所定の
論理処理をする複数の個別論理回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、２人力のうち１人力を共通入力端子Ｔ
Ｉ ｃと接続する４つの２人力ＮＡＮＤ回路で構成され
ている。
Ｉ ｃと接続する４つの２人力ＮＡＮＤ回路で構成され
ている。
Ｎ型のトランジスタＱｌは、ソースを第１の電源供給端
子Ｔｓｓ（電源電圧Ｖｓｓ）と接続し、ゲートを共通入
力端子ＴＩｃ （入力信号Ｉｃ）と接続している。
子Ｔｓｓ（電源電圧Ｖｓｓ）と接続し、ゲートを共通入
力端子ＴＩｃ （入力信号Ｉｃ）と接続している。
個別論理回路１八〜ＩＤは、ゲートを各個別入力端子Ｔ
１１〜Ｔ Ｉ ａとそれぞれ接続し、第１のトランジス
タＱ１のドレインと各個別出力端子Ｔｏ１〜ＴＯ４との
間にそれぞれ接続されたＮ型第２のトランジスタＱ１２
〜Ｑ４２と、各個別出力端子Ｔｏ、〜ＴＯ４と第２の電
源供給端子Ｔｏｏ（電源電圧■ＤＤ）との間に、第１の
トランジスタＱ１及び各第２のトランジスタＱ１２〜Ｑ
４２に対してそれぞれ相補型に接続され、ゲートを共通
入力端子と接続するＰ型の第３のトランジスタＱ１３〜
Ｑ４３及びゲートを各個別入力端子Ｔ１．〜Ｔ１．と接
続するＰ型の第４のトランジスタＱｌａ〜Ｑ４４とをそ
れぞれ備え、第１のトランジスタＱｌと共にそれぞれ２
人力ＮＡＮＤ処理を行う構成となっている。
１１〜Ｔ Ｉ ａとそれぞれ接続し、第１のトランジス
タＱ１のドレインと各個別出力端子Ｔｏ１〜ＴＯ４との
間にそれぞれ接続されたＮ型第２のトランジスタＱ１２
〜Ｑ４２と、各個別出力端子Ｔｏ、〜ＴＯ４と第２の電
源供給端子Ｔｏｏ（電源電圧■ＤＤ）との間に、第１の
トランジスタＱ１及び各第２のトランジスタＱ１２〜Ｑ
４２に対してそれぞれ相補型に接続され、ゲートを共通
入力端子と接続するＰ型の第３のトランジスタＱ１３〜
Ｑ４３及びゲートを各個別入力端子Ｔ１．〜Ｔ１．と接
続するＰ型の第４のトランジスタＱｌａ〜Ｑ４４とをそ
れぞれ備え、第１のトランジスタＱｌと共にそれぞれ２
人力ＮＡＮＤ処理を行う構成となっている。
即ち、各個別論理回路Ｉ八〜１ｒ）は、第１のトランジ
スタＱ＋をそれぞれ共用して共通入力端子ＴＩＣからの
入力信号ＩＣと各個別入力端子ＴＩ、〜Ｔ■４からの入
力信号１．−Ｉ４とのＮＡＮＤ処理を行い、各個別出力
端子Ｔｏ、〜Ｔ０４からそれぞれのＮＡＮＤ処理結果（
０１〜ｏ４）を出力する構成となっている。
スタＱ＋をそれぞれ共用して共通入力端子ＴＩＣからの
入力信号ＩＣと各個別入力端子ＴＩ、〜Ｔ■４からの入
力信号１．−Ｉ４とのＮＡＮＤ処理を行い、各個別出力
端子Ｔｏ、〜Ｔ０４からそれぞれのＮＡＮＤ処理結果（
０１〜ｏ４）を出力する構成となっている。
このように、各個別論理回路ＩＡ〜ＩＤで第１のトラン
ジスタＱｔを共有することにより、トランジスタの数を
低減することができるので、回路規模を縮減することが
でき、また消費電流を低減することができる。
ジスタＱｔを共有することにより、トランジスタの数を
低減することができるので、回路規模を縮減することが
でき、また消費電流を低減することができる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、２人力のうち１人力を共通入力端子Ｔ
Ｉ ｃと接続する４つの２人力ＮＯＲ回路構成の回路に
適用したものである。
Ｉ ｃと接続する４つの２人力ＮＯＲ回路構成の回路に
適用したものである。
各個別論理回路１ｉ〜１）Ｉは、それぞれ第１のトラン
ジスタＱ１を共用して共通入力端子ＴＩ。
ジスタＱ１を共用して共通入力端子ＴＩ。
からの入力信号ＩＣと各個別入力端子Ｔ１．〜Ｔ工４か
らの入力信号１１〜工、とのＮＯＲ処理を行い、各個別
比出力端子ＴＯ１〜Ｔｏ４からそれぞれのＮＯＲ処理結
果（０１〜０４）を出力構成となっている。
らの入力信号１１〜工、とのＮＯＲ処理を行い、各個別
比出力端子ＴＯ１〜Ｔｏ４からそれぞれのＮＯＲ処理結
果（０１〜０４）を出力構成となっている。
以上説明したように本発明は、各個別論理回路で第１の
トランジスタを共用してそれぞれの論理処理を行う構成
とすることにより、トランジスタの数を低減することが
できるので、回路規模の縮減及び消費電力の低減をはか
ることができる効果がある。
トランジスタを共用してそれぞれの論理処理を行う構成
とすることにより、トランジスタの数を低減することが
できるので、回路規模の縮減及び消費電力の低減をはか
ることができる効果がある。
【図面の簡単な説明】
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図（ａ）。 （ｂ）はそれぞれ従来の論理回路の一例を示すトランジ
スタレベルの回路図及び論理シンボルレベルの回路図で
ある。 ＩＡ〜ＬＭ、２Ａ〜２ｏ−個別論理回路、ＱＩＱ＋１〜
Ｑ２４・Ｑ２１〜Ｑ２４・Ｑ３１〜Ｑ３４・Ｑ４１〜Ｑ
４４・・・トランジスタ。 方 図 万 図
施例を示す回路図、第３図（ａ）。 （ｂ）はそれぞれ従来の論理回路の一例を示すトランジ
スタレベルの回路図及び論理シンボルレベルの回路図で
ある。 ＩＡ〜ＬＭ、２Ａ〜２ｏ−個別論理回路、ＱＩＱ＋１〜
Ｑ２４・Ｑ２１〜Ｑ２４・Ｑ３１〜Ｑ３４・Ｑ４１〜Ｑ
４４・・・トランジスタ。 方 図 万 図
Claims (1)
- ソースを第１の電源供給端子と接続しゲートを共通入力
端子と接続する一導電型の第１のトランジスタと、この
第１のトランジスタのドレインと個別出力端子との間に
接続されゲートを個別入力端子と接続する一導電型の少
なくとも１つの第２のトランジスタ、前記個別出力端子
と第２の電源供給端子との間に前記第１及び第２のトラ
ンジスタに対して相補型に接続され、ゲートを前記共通
入力端子と接続する逆導電型の第３のトランジスタ及び
ゲートを個別入力端子と接続する少なくとも１つの逆導
電型の第４のトランジスタをそれぞれ備え前記第１のト
ランジスタと共にそれぞれ所定の論理処理をする複数の
個別論理回路とを有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200508A JPH0248821A (ja) | 1988-08-10 | 1988-08-10 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200508A JPH0248821A (ja) | 1988-08-10 | 1988-08-10 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0248821A true JPH0248821A (ja) | 1990-02-19 |
Family
ID=16425478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200508A Pending JPH0248821A (ja) | 1988-08-10 | 1988-08-10 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248821A (ja) |
-
1988
- 1988-08-10 JP JP63200508A patent/JPH0248821A/ja active Pending
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