JPH03280294A - 半導体集積回路装置のメモリセル回路 - Google Patents
半導体集積回路装置のメモリセル回路Info
- Publication number
- JPH03280294A JPH03280294A JP2079625A JP7962590A JPH03280294A JP H03280294 A JPH03280294 A JP H03280294A JP 2079625 A JP2079625 A JP 2079625A JP 7962590 A JP7962590 A JP 7962590A JP H03280294 A JPH03280294 A JP H03280294A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- memory cell
- circuit
- mos transistor
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置のＲＡＭを構成するメモ
リセル回路に関するものである。
リセル回路に関するものである。
従来のこの種のメモリセル回路の一例を第３図に示して
説明する。このメモリセルは、デュアルボー） ＲＡＭ
を構成するのに用いられるものであシ、第３図に示すよ
うに、インバータ回路１ｍ、１ｂと、ＮチャネルＭＯＳ
トランジスタ２ｍ、２ｂ及び２ｃ、２ｄとから構成され
ている。この場合、各インバータ回路ｔａ、ｔｂは互い
に出力を他方の入力に接続しておシ、データの保持ルー
プを構成している。例えば、インバータ回路１ａの出力
がｆＬＪレベルであればインバータ回路１ｂの入力はＩ
ＬＪレベルであシ、その出力はｒＨＪレベルになる。こ
の結果、インバータ回路１ａの入力はＩＨＪレベルであ
シ、その出力はｆＬＪレベルとなる。このよよう矛盾な
くデータを保持することができる。
説明する。このメモリセルは、デュアルボー） ＲＡＭ
を構成するのに用いられるものであシ、第３図に示すよ
うに、インバータ回路１ｍ、１ｂと、ＮチャネルＭＯＳ
トランジスタ２ｍ、２ｂ及び２ｃ、２ｄとから構成され
ている。この場合、各インバータ回路ｔａ、ｔｂは互い
に出力を他方の入力に接続しておシ、データの保持ルー
プを構成している。例えば、インバータ回路１ａの出力
がｆＬＪレベルであればインバータ回路１ｂの入力はＩ
ＬＪレベルであシ、その出力はｒＨＪレベルになる。こ
の結果、インバータ回路１ａの入力はＩＨＪレベルであ
シ、その出力はｆＬＪレベルとなる。このよよう矛盾な
くデータを保持することができる。
また、２つのＮチャネルＭＯ８）ランジメタ２凰。
２ｂのゲートは共通接続されておシ、ワード線ＷＬ１が
接続される。このとき、ワードａ■、１を「Ｈ」レベル
に設定すると、ＮチャネルＭＯＳトランジスタ２ｍ、２
ｂはＯＮ状態になシ、インバータのループ回路が保持す
るデータがビット線ベアＢＩＴ１． ＢＩＴｔに読み出
される。
接続される。このとき、ワードａ■、１を「Ｈ」レベル
に設定すると、ＮチャネルＭＯＳトランジスタ２ｍ、２
ｂはＯＮ状態になシ、インバータのループ回路が保持す
るデータがビット線ベアＢＩＴ１． ＢＩＴｔに読み出
される。
また、２つのＮチャネルＭＯＳトランジスタ２ｃ。
２ｄのゲートは共通接続されておシ、ワード線ＷＬ２が
接続される。このとき、ワード線′ｗＬ２をｒＨＪ
レベルに設定すると、ＮチャネルＭＯＳトランジスタ２
ｃ、２ｄはＯＮ状態になシ、インバータのループ回路が
保持するデータがビット線ベアＢＩＴ２ 、 ＢＩＴ２
に読み出される。
接続される。このとき、ワード線′ｗＬ２をｒＨＪ
レベルに設定すると、ＮチャネルＭＯＳトランジスタ２
ｃ、２ｄはＯＮ状態になシ、インバータのループ回路が
保持するデータがビット線ベアＢＩＴ２ 、 ＢＩＴ２
に読み出される。
一方、インバータ回路は通常、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタの１組によ）構
成されるので、第３図の回路をトランジスタ・レベルの
回路で表せば第４図のようになる。第４図中、２・、２
ｆは各インバータ回路１ａ。
ジスタとＮチャネルＭＯＳトランジスタの１組によ）構
成されるので、第３図の回路をトランジスタ・レベルの
回路で表せば第４図のようになる。第４図中、２・、２
ｆは各インバータ回路１ａ。
１ｂを構成する一方のＮチャネルＭＯＳトランジスタで
あＦ）、３ｅ、３ｆは同じくインバータ回路１１゜１ｂ
を構成する他方のＰチャネルＭＯＳトランジスタである
。
あＦ）、３ｅ、３ｆは同じくインバータ回路１１゜１ｂ
を構成する他方のＰチャネルＭＯＳトランジスタである
。
第４図に示すように、従来のメモリセル回路は、６つの
ＮチャネルＭＯＳトランジスタと２つのＰチャネルＭＯ
Ｓトランジスタから構成されることになる。
ＮチャネルＭＯＳトランジスタと２つのＰチャネルＭＯ
Ｓトランジスタから構成されることになる。
ところで、このメモリセル回路をゲートアレイ上で構成
することを考えた場合にこの回路構成は非常に不利であ
る。そのゲートアレイの構成について第５図〜第７図を
診照して説明する。
することを考えた場合にこの回路構成は非常に不利であ
る。そのゲートアレイの構成について第５図〜第７図を
診照して説明する。
第５図はゲートアレイを備えた半導体集積回路装置の平
面図であシ、図において、４は半導体チップ、５は入出
力パッド、６はベーシックセル段である。また、第６図
は第５図のベーシックセル段６を示す拡大平面図である
。ここではベーシックセル段６の一例としてゲート分離
方式のものを示している。第６図において、７ａはＰ型
拡散領域、７ｂはＮ型拡散領域で、それぞれＰチャネル
ＭＯＳトランジスタのソースまたはドレイン、Ｎチャネ
ルＭＯＳトランジスタのソースまたはドレインに相当す
る。８ｍ、８ｂはそれぞれＰチャネル、ＮチャネルＭＯ
Ｓトランジスタのゲートである。第７図は第６図におけ
るベーシックセル段６の等価回路図であシ、図中９１は
ＰチャネルＭＯＳトランジスタ、９ｂはＮチャネルＭＯ
Ｓトランジスタであり、これらトランジスタ９ｍ、９ｂ
はそれぞれ直列接続された回路になっている。ゲート分
離方式のベーシックセル段６は、分離したい位置のトラ
ンジスタをオフ状態にすることによって直列接続された
トランジスタを分断し、この分断したトランジスタを用
いて所望の回路を構成している。
面図であシ、図において、４は半導体チップ、５は入出
力パッド、６はベーシックセル段である。また、第６図
は第５図のベーシックセル段６を示す拡大平面図である
。ここではベーシックセル段６の一例としてゲート分離
方式のものを示している。第６図において、７ａはＰ型
拡散領域、７ｂはＮ型拡散領域で、それぞれＰチャネル
ＭＯＳトランジスタのソースまたはドレイン、Ｎチャネ
ルＭＯＳトランジスタのソースまたはドレインに相当す
る。８ｍ、８ｂはそれぞれＰチャネル、ＮチャネルＭＯ
Ｓトランジスタのゲートである。第７図は第６図におけ
るベーシックセル段６の等価回路図であシ、図中９１は
ＰチャネルＭＯＳトランジスタ、９ｂはＮチャネルＭＯ
Ｓトランジスタであり、これらトランジスタ９ｍ、９ｂ
はそれぞれ直列接続された回路になっている。ゲート分
離方式のベーシックセル段６は、分離したい位置のトラ
ンジスタをオフ状態にすることによって直列接続された
トランジスタを分断し、この分断したトランジスタを用
いて所望の回路を構成している。
このように、この種のゲートアレイではＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタが同数
である。
ＳトランジスタとＰチャネルＭＯＳトランジスタが同数
である。
上述した従来のメそリセル回路は、６つのＮチャネルＭ
ＯＳトランジスタと２つのＰチャネルＭＯＳトランジス
タで構成されているので、ゲートアレイ上では４つのＰ
チャネルＭＯＳトランジスタが未使用とな９、無駄にな
るという問題点があった。
ＯＳトランジスタと２つのＰチャネルＭＯＳトランジス
タで構成されているので、ゲートアレイ上では４つのＰ
チャネルＭＯＳトランジスタが未使用とな９、無駄にな
るという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、ゲートアレイ上でデュアルボートシ調を効率良
く構成できるメモリセル回路を提供することを目的とす
る。
もので、ゲートアレイ上でデュアルボートシ調を効率良
く構成できるメモリセル回路を提供することを目的とす
る。
本発明に係るメモリセル回路は、メモリセルの一方のビ
ット線ベアに接続されるＮチャネルＭＯＳトランジスタ
の代わシＰチャネルＭＯ８）ランジスを用いて、メモリ
セルを同数のＰチャネル、ＮチャネルｙＩＤＳトランジ
スタで構成するようにしたものである。
ット線ベアに接続されるＮチャネルＭＯＳトランジスタ
の代わシＰチャネルＭＯ８）ランジスを用いて、メモリ
セルを同数のＰチャネル、ＮチャネルｙＩＤＳトランジ
スタで構成するようにしたものである。
本発明によれば、メモリセル回路を４つのＮチャネルＭ
Ｏ８トランジスタと４つのＰチャネルＭＯＳトランジス
タで構成できる（Ｐ／Ｎのトランジスタが同数）ので、
ゲートアレイでメモリセル回路を構成する場合に無駄な
トランジスタが々い。
Ｏ８トランジスタと４つのＰチャネルＭＯＳトランジス
タで構成できる（Ｐ／Ｎのトランジスタが同数）ので、
ゲートアレイでメモリセル回路を構成する場合に無駄な
トランジスタが々い。
第１図は本発明の一実施例を示すメモリセル回路の構成
図である。この実施例のメモリセル回路は、第１図に示
すように、２つのインバータ回路１ｍ、１ｂと、２つの
Ｎチャネル題Ｓトランジスタ２１゜２ｂと、２つのＰチ
ャネルｙＤＳトランジスタ３ｃ。
図である。この実施例のメモリセル回路は、第１図に示
すように、２つのインバータ回路１ｍ、１ｂと、２つの
Ｎチャネル題Ｓトランジスタ２１゜２ｂと、２つのＰチ
ャネルｙＤＳトランジスタ３ｃ。
３ｄからなシ、各インバータ回路１１，１ｂは互いに出
力を他方の入力に接続してデータの保持ループを構成し
ている。そして１つのＮチャネルＭｏＳトランジスタ２
＆のドレインとＰチャネルｙＤＳトランジスタ３ｃのド
レインが各インバータ回路１ｍ。
力を他方の入力に接続してデータの保持ループを構成し
ている。そして１つのＮチャネルＭｏＳトランジスタ２
＆のドレインとＰチャネルｙＤＳトランジスタ３ｃのド
レインが各インバータ回路１ｍ。
１ｂの一方の入出力接続点ｐ、に接続され、もう１つの
ＮチャネルＭＯＳ ）ランジスタ２ｂのドレインとＰチ
ャネルＭＯＳトランジスタ３ｄのドレインが各インバー
タ１ｍ、１ｂの他方の入出力接続点ｐ２に接続されてい
る。またＮチャネルＭＯＳ ）ランジスタ２＆のゲート
がＮチャネルＭＯＳ ）ランジスタ２ｂのゲートに接続
されて一方のワード線ＷＬｌに接続されるとともに、Ｐ
チャネルＭＯＳトランジスタ３ＣのゲートがＰチャネル
ＭＯＳトランジスタ３ｄのゲートに接続されて他方のワ
ード線ＷＬ、に接続されている。さらに、Ｎチャネル及
びＰチャネルＭＯＳトランジスタ２ｍ、３ｅの各ソース
はそれぞれビット線ＢＩＴ１． ＢＩＴ、に接続され、
Ｎチャネル及びＰチャネルＭＯＳトランジスタ２ｂ。
ＮチャネルＭＯＳ ）ランジスタ２ｂのドレインとＰチ
ャネルＭＯＳトランジスタ３ｄのドレインが各インバー
タ１ｍ、１ｂの他方の入出力接続点ｐ２に接続されてい
る。またＮチャネルＭＯＳ ）ランジスタ２＆のゲート
がＮチャネルＭＯＳ ）ランジスタ２ｂのゲートに接続
されて一方のワード線ＷＬｌに接続されるとともに、Ｐ
チャネルＭＯＳトランジスタ３ＣのゲートがＰチャネル
ＭＯＳトランジスタ３ｄのゲートに接続されて他方のワ
ード線ＷＬ、に接続されている。さらに、Ｎチャネル及
びＰチャネルＭＯＳトランジスタ２ｍ、３ｅの各ソース
はそれぞれビット線ＢＩＴ１． ＢＩＴ、に接続され、
Ｎチャネル及びＰチャネルＭＯＳトランジスタ２ｂ。
３ｄの各ソースはそれぞれビット線ＢＩＴ、 、 ＢＩ
Ｔ。
Ｔ。
に接続されている。なお、第２図は第１図の回路のトラ
ンジスタ・レベルの等価回路であシ、図中同一符号は同
一または相当部分を示している。
ンジスタ・レベルの等価回路であシ、図中同一符号は同
一または相当部分を示している。
このように本実施例によると、メモリセル回路の一部を
なすＮチャネルＭＯＳ ）ランジスタ２ｃ。
なすＮチャネルＭＯＳ ）ランジスタ２ｃ。
２ｄ（２第３図）の代わりに、ＰチャネルＭＯＳトラン
ジスタ３ｃ、３ｄを用いることによシ、第２図かられか
るように、メモリセル回路を４つのＮチャネルＭＯＳ
）ランジスタと４つのＮチャネルＭＯＳ ）ランジスタ
から構成できる。
ジスタ３ｃ、３ｄを用いることによシ、第２図かられか
るように、メモリセル回路を４つのＮチャネルＭＯＳ
）ランジスタと４つのＮチャネルＭＯＳ ）ランジスタ
から構成できる。
従って、ワード線ＷＬ２をｒＬＪレベルに設定した場合
に、ＰチャネルＭＯＳトランジスタ３ｃ、３ｄがＯＮ状
態になシ、ビット線ペアＢＩＴ２ 、 ＢＩＴｘＫデー
タが読み出されることになる。
に、ＰチャネルＭＯＳトランジスタ３ｃ、３ｄがＯＮ状
態になシ、ビット線ペアＢＩＴ２ 、 ＢＩＴｘＫデー
タが読み出されることになる。
なお、本発明は上記実施例のものに限らず、ゲ−）７Ｌ
／イの基本セルを構成するトランジスタを用いて構成す
ることもできる。
／イの基本セルを構成するトランジスタを用いて構成す
ることもできる。
以上のように、本発明によるメモリセル回路は、Ｎチャ
ネルＭＯＳ ）ランジスタとＰチャネルＭＯＳトランジ
スタを同数用いているので、ゲートアレイ上で無駄なト
ランジスタなしにメモリセルを構成することができる。
ネルＭＯＳ ）ランジスタとＰチャネルＭＯＳトランジ
スタを同数用いているので、ゲートアレイ上で無駄なト
ランジスタなしにメモリセルを構成することができる。
また、本発明によるメモリセル回路はゲートアレイに限
らず、一般のＲＡＭにも適用可能である。
らず、一般のＲＡＭにも適用可能である。
すなわち、一般のＲＡＭの場合も本発明のメモリセル回
路によれば、Ｐ／Ｎチャネル同数のＭＯＳ ）ランジス
タを用するので、ゲートアレイのように整然トランジス
タを配置すればよく、レイアウト設計が容易であるとい
う効果がある。
路によれば、Ｐ／Ｎチャネル同数のＭＯＳ ）ランジス
タを用するので、ゲートアレイのように整然トランジス
タを配置すればよく、レイアウト設計が容易であるとい
う効果がある。
第１図は本発明の一実施例を示すメモリセルの回路図、
第２図は第１図の回路のトランジスタ・レベルノ回路図
、第３図は従来のメモリセルの回路図、第４図は第３図
の回路のトランジスタ・レベルの回路図、第５図はゲー
トアレイを備えた半導体集積回路装置の平面図、第６図
は第５図のベーシックセル段を示す拡大平面図、第７図
は第６図におけるベーシックセル段の等価回路図である
。 １Ｂ、１ｂ＋＋ ＊ ｅ ＊インバータ回路、２ｍ、２
ｂ。 ２ｓ、２ｆ ・Ｑ＠ΦＮチャネルＭＯＳトランジスタ、
３ｃ、３ｄ、３ｅ、３ｆａ ＠ １１１１ Ｐチャネル
ＭＯＳトランジスタ、ＷＬ、 、ｗＬ、２１＋ １１
ｅ ＩＩ ７−ド線、ＢＩＴ！。
第２図は第１図の回路のトランジスタ・レベルノ回路図
、第３図は従来のメモリセルの回路図、第４図は第３図
の回路のトランジスタ・レベルの回路図、第５図はゲー
トアレイを備えた半導体集積回路装置の平面図、第６図
は第５図のベーシックセル段を示す拡大平面図、第７図
は第６図におけるベーシックセル段の等価回路図である
。 １Ｂ、１ｂ＋＋ ＊ ｅ ＊インバータ回路、２ｍ、２
ｂ。 ２ｓ、２ｆ ・Ｑ＠ΦＮチャネルＭＯＳトランジスタ、
３ｃ、３ｄ、３ｅ、３ｆａ ＠ １１１１ Ｐチャネル
ＭＯＳトランジスタ、ＷＬ、 、ｗＬ、２１＋ １１
ｅ ＩＩ ７−ド線、ＢＩＴ！。
Claims (1)
- 第１、第２のインバータ回路と、第１、第２のＮチャ
ネルＭＯＳトランジスタと、第１、第２のＰチャネルＭ
ＯＳトランジスタを備え、第１、第２のインバータ回路
は互いに出力を他方の入力に接続してデータの保持ルー
プを構成してなり、第１のＮチャネルＭＯＳトランジス
タのドレインと第１のＰチャネルＭＯＳトランジスタの
ドレインは第１、第２のインバータ回路の一方の入出力
接続点に接続し、第２のＮチャネルＭＯＳトランジスタ
のドレインと第２のＰチャネルＭＯＳトランジスタのド
レインは第１、第２のインバータ回路の他方の入出力接
続点に接続して、第１のＮチャネルＭＯＳトランジスタ
のゲートは第２のＮチャネルＭＯＳトランジスタのゲー
トに接続するとともに、第１のＰチャネルＭＯＳトラン
ジスタのゲートは第２のＰチャネルＭＯＳトランジスタ
のゲートに接続してなることを特徴とする半導体集積回
路装置のメモリセル回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079625A JPH03280294A (ja) | 1990-03-28 | 1990-03-28 | 半導体集積回路装置のメモリセル回路 |
| KR1019910004085A KR950000498B1 (ko) | 1990-03-28 | 1991-03-14 | 반도체 집적회로 장치의 메모리셀 회로 |
| DE4110140A DE4110140A1 (de) | 1990-03-28 | 1991-03-27 | Speicherzellenschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079625A JPH03280294A (ja) | 1990-03-28 | 1990-03-28 | 半導体集積回路装置のメモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280294A true JPH03280294A (ja) | 1991-12-11 |
Family
ID=13695260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079625A Pending JPH03280294A (ja) | 1990-03-28 | 1990-03-28 | 半導体集積回路装置のメモリセル回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH03280294A (ja) |
| KR (1) | KR950000498B1 (ja) |
| DE (1) | DE4110140A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471420A (en) * | 1993-03-01 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Memory cell array semiconductor integrated circuit device |
| WO2025225045A1 (ja) * | 2024-04-23 | 2025-10-30 | Ｒａｐｉｄｕｓ株式会社 | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720104B2 (ja) * | 1990-09-04 | 1998-02-25 | 三菱電機株式会社 | 半導体集積回路装置のメモリセル回路 |
| EP0578915A3 (en) * | 1992-07-16 | 1994-05-18 | Hewlett Packard Co | Two-port ram cell |
-
1990
- 1990-03-28 JP JP2079625A patent/JPH03280294A/ja active Pending
-
1991
- 1991-03-14 KR KR1019910004085A patent/KR950000498B1/ko not_active Expired - Fee Related
- 1991-03-27 DE DE4110140A patent/DE4110140A1/de not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471420A (en) * | 1993-03-01 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Memory cell array semiconductor integrated circuit device |
| US5654914A (en) * | 1993-03-01 | 1997-08-05 | Miutsubishi Denki Kabushiki Kaisha | Memory cell array semiconductor integrated circuit device |
| USRE35591E (en) * | 1993-03-01 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Memory cell array semiconductor integrated circuit device |
| WO2025225045A1 (ja) * | 2024-04-23 | 2025-10-30 | Ｒａｐｉｄｕｓ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4110140A1 (de) | 1991-10-02 |
| KR950000498B1 (ko) | 1995-01-24 |
| KR910017424A (ko) | 1991-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005293759A5 (ja) | ||
| JPS6235716A (ja) | 半導体集積回路装置 | |
| JPH03280294A (ja) | 半導体集積回路装置のメモリセル回路 | |
| JPH05101674A (ja) | 半導体メモリ | |
| JP2501639B2 (ja) | 半導体集積回路装置 | |
| JPS5826112B2 (ja) | デコ−ダ回路 | |
| JPS61212118A (ja) | 一致検出回路 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| US5502404A (en) | Gate array cell with predefined connection patterns | |
| JPH05300007A (ja) | ２入力ｏｒ回路 | |
| JPH0330301B2 (ja) | ||
| JPS6063948A (ja) | ゲ−トアレイ大規模集積回路装置 | |
| JPH02309673A (ja) | 半導体集積回路 | |
| JPH01202920A (ja) | 論理回路 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JPH037964Y2 (ja) | ||
| JPS58209142A (ja) | 半導体集積回路装置 | |
| KR930002077Y1 (ko) | 논리소자 집적회로 | |
| JPH06215580A (ja) | メモリセル回路 | |
| JPS62217494A (ja) | 半導体記憶装置 | |
| JPH04213919A (ja) | 半導体集積回路 | |
| JPH03165565A (ja) | マスタースライス半導体集積回路 | |
| JPH0316261A (ja) | 半導体装置 | |
| JPH01295527A (ja) | 選択回路 | |
| JPH0629492A (ja) | 半導体装置のレイアウト方法 |