JPH0248893Y2 - - Google Patents
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- Publication number
- JPH0248893Y2 JPH0248893Y2 JP1981012241U JP1224181U JPH0248893Y2 JP H0248893 Y2 JPH0248893 Y2 JP H0248893Y2 JP 1981012241 U JP1981012241 U JP 1981012241U JP 1224181 U JP1224181 U JP 1224181U JP H0248893 Y2 JPH0248893 Y2 JP H0248893Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- control transistor
- error detection
- transistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【考案の詳細な説明】
この考案は安定化電源回路に係り、特にその軽
負荷時のリツプルの影響ならびに重負荷時の効率
の低下を防止し得るように改良したものに関す
る。
負荷時のリツプルの影響ならびに重負荷時の効率
の低下を防止し得るように改良したものに関す
る。
従来、音響機器等を含む電子機器一般に広く使
用される安定化電源回路として第１図ａ，ｂに示
すように構成されたものが知られている。すなわ
ち、ａは電源トランスT1、整流平滑回路RA1を
介して与えられる直流入力を制御トランジスタ
Q1、バイアス抵抗RB1および定電圧ダイオード
ZD1を含む安定化回路SC1により入力追従式に制
御して負荷RL1に安定化された直流出力を供給し
得るようにしたものである。
用される安定化電源回路として第１図ａ，ｂに示
すように構成されたものが知られている。すなわ
ち、ａは電源トランスT1、整流平滑回路RA1を
介して与えられる直流入力を制御トランジスタ
Q1、バイアス抵抗RB1および定電圧ダイオード
ZD1を含む安定化回路SC1により入力追従式に制
御して負荷RL1に安定化された直流出力を供給し
得るようにしたものである。
また、ｂは電源トランスT2、整流平滑回路
FA2を介して与えられる直流入力を制御トランジ
スタQ2，Q3、バイアス抵抗RB2および定電圧ダイ
オードND2を含む安定化回路SC2により出力追従
式に制御して負荷RL2に安定化された直流出力を
供給し得るようにしたものである。
FA2を介して与えられる直流入力を制御トランジ
スタQ2，Q3、バイアス抵抗RB2および定電圧ダイ
オードND2を含む安定化回路SC2により出力追従
式に制御して負荷RL2に安定化された直流出力を
供給し得るようにしたものである。
ところで、このような安定化電源回路は電源ト
ランスT1，T2自体の電圧変動率が問題となると
共に、負荷RL1，RL2の軽重の差によつていかな
る状態でも確実に安定化された直流出力を効率よ
く得ることが困難である。
ランスT1，T2自体の電圧変動率が問題となると
共に、負荷RL1，RL2の軽重の差によつていかな
る状態でも確実に安定化された直流出力を効率よ
く得ることが困難である。
つまり、軽負荷時の場合は出力電圧の低下すな
わち電源効率の低下はあまりみられないものの、
リツプルの影響が非常に大きくなつてしまうから
である。
わち電源効率の低下はあまりみられないものの、
リツプルの影響が非常に大きくなつてしまうから
である。
また、重負荷時の場合は上述の場合と反対に電
源効率の低下が生じてしまうからである。
源効率の低下が生じてしまうからである。
すなわち、重負荷時においては制御トランジス
タQ1，Q2のベース・エミツタ間電圧VBEがスイツ
チング時に残つてしまうために、定電圧ダイオー
ドZD1の電圧をVZ、直流入力電圧をVAとしたと
き VZ＋VBE＞VA の場合には出力電圧VCCは VCC＝VA−VBE となつて、VBE分だけの損失を免れることができ
ないからである。
タQ1，Q2のベース・エミツタ間電圧VBEがスイツ
チング時に残つてしまうために、定電圧ダイオー
ドZD1の電圧をVZ、直流入力電圧をVAとしたと
き VZ＋VBE＞VA の場合には出力電圧VCCは VCC＝VA−VBE となつて、VBE分だけの損失を免れることができ
ないからである。
そこで、この考案は以上のような点に鑑みてな
されたもので、簡易な構成でしかも確実に軽負荷
時のリツプルの影響ならびに重負荷時の効率の低
下を防止し得るように改良した極めて良好な安定
化電源回路を提供することを目的としている。
されたもので、簡易な構成でしかも確実に軽負荷
時のリツプルの影響ならびに重負荷時の効率の低
下を防止し得るように改良した極めて良好な安定
化電源回路を提供することを目的としている。
以下図面を参照してこの考案の一実施例につき
詳細に説明する。
詳細に説明する。
すなわち、第２図においてT11は一次側が交流
電源Ａ・Ｃに接続された電源トランスである。そ
して、この電源トランスT11の二次側はその中点
が接地され且つその両端が整流平滑回路RA11を
構成する図示極性のダイオードD11，D12を介し
て共通に接続された後、同コンデンサC11を介し
て接地される。
電源Ａ・Ｃに接続された電源トランスである。そ
して、この電源トランスT11の二次側はその中点
が接地され且つその両端が整流平滑回路RA11を
構成する図示極性のダイオードD11，D12を介し
て共通に接続された後、同コンデンサC11を介し
て接地される。
また、上記ダイオードD11，D12の共通接続点
は安定化回路SC11を構成する主制御トランジス
タQ11のエミツタに接続される。
は安定化回路SC11を構成する主制御トランジス
タQ11のエミツタに接続される。
ここで、主制御トランジスタQ11はそのコレク
タが図示極性の定電圧ダイオードZD11およびエ
ラー検出用素子となる抵抗R11を直列に介して接
地されると共にコンデンサC12および負荷RL11を
並列に介して接地され、且つそのベースが抵抗
R12を介し補助制御トランジスタQ12のコレクタ
に接続されている。
タが図示極性の定電圧ダイオードZD11およびエ
ラー検出用素子となる抵抗R11を直列に介して接
地されると共にコンデンサC12および負荷RL11を
並列に介して接地され、且つそのベースが抵抗
R12を介し補助制御トランジスタQ12のコレクタ
に接続されている。
また、上記補助制御トランジスタQ12はそのエ
ミツタが直接的に接地され、且つそのベースが抵
抗R13を介してコントロール信号（またはバイア
ス電圧）入力端INに接続されると共にエラー検
出用トランジスタQ13のコレクタに接続されてい
る。
ミツタが直接的に接地され、且つそのベースが抵
抗R13を介してコントロール信号（またはバイア
ス電圧）入力端INに接続されると共にエラー検
出用トランジスタQ13のコレクタに接続されてい
る。
そして、このエラー検出用トランジスタQ13
は、そのエミツタが直接的に接地され且つそのベ
ースが前記定電圧ダイオードZD11と抵抗R11の接
続中点に接続されている。
は、そのエミツタが直接的に接地され且つそのベ
ースが前記定電圧ダイオードZD11と抵抗R11の接
続中点に接続されている。
而して、以上の構成においてコントロール信号
（またはバイアス電圧）入力端INの電位がオフ
（ロー）レベルである場合には、補助制御トラン
ジスタQ12および主制御トランジスタQ11が共に
カツトオフ状態となるために、電源トランスT11
および整流平滑回路RA11を介して図示点に導
出される直流入力が出力側の図示点には導出さ
れることがないようにした安定化回路SC11全体
の非動作状態となる。
（またはバイアス電圧）入力端INの電位がオフ
（ロー）レベルである場合には、補助制御トラン
ジスタQ12および主制御トランジスタQ11が共に
カツトオフ状態となるために、電源トランスT11
および整流平滑回路RA11を介して図示点に導
出される直流入力が出力側の図示点には導出さ
れることがないようにした安定化回路SC11全体
の非動作状態となる。
次に、コントロール信号（またはバイアス電
圧）入力端INの電位がオン（ハイ）レベルであ
る場合には補助制御トランジスタQ12および主制
御トランジスタQ11が共にオン状態となり、図示
点に導出される直流入力が出力側の図示点に
後述するような制御動作を伴つて導出される如く
した安定化回路SC11全体の動作状態となる。
圧）入力端INの電位がオン（ハイ）レベルであ
る場合には補助制御トランジスタQ12および主制
御トランジスタQ11が共にオン状態となり、図示
点に導出される直流入力が出力側の図示点に
後述するような制御動作を伴つて導出される如く
した安定化回路SC11全体の動作状態となる。
そして、この場合負荷RL11が軽負荷である場合
つまり出力電流I0が小なる範囲では第３図に示す
ように上記点電位VAは図示破線部の如く高い
状態で且つリツプル分も含まれた状態のままで上
記点に制御トランジスタQ11のエミツタ・コレ
クタ電圧VCE分だけ低下された殆ど点電位に等
しい電位として導出されようとする。しかるに、
この場合定電圧ダイオードZD11の作用およびエ
ラー検出用トランジスタQ13の作用によつて該
点の電位が VZ〔ZD11〕＋VBE〔Q13〕 となる如く、上記補助制御トランジスタQ12を介
して主制御トランジスタのエミツタ・コレクタ間
電圧VCEが制御されることになる。すなわち、か
かる帰還ループによる制御動作によつて軽負荷時
の出力電圧VCCは第３図の直線領域イの如くVZ
〔ZD11〕＋VBE〔Q13〕＜VAの範囲で所定の値に安定
化されるようになると共に、リツプル分が影響を
及ぼさないように除去されるようになるものであ
る。
つまり出力電流I0が小なる範囲では第３図に示す
ように上記点電位VAは図示破線部の如く高い
状態で且つリツプル分も含まれた状態のままで上
記点に制御トランジスタQ11のエミツタ・コレ
クタ電圧VCE分だけ低下された殆ど点電位に等
しい電位として導出されようとする。しかるに、
この場合定電圧ダイオードZD11の作用およびエ
ラー検出用トランジスタQ13の作用によつて該
点の電位が VZ〔ZD11〕＋VBE〔Q13〕 となる如く、上記補助制御トランジスタQ12を介
して主制御トランジスタのエミツタ・コレクタ間
電圧VCEが制御されることになる。すなわち、か
かる帰還ループによる制御動作によつて軽負荷時
の出力電圧VCCは第３図の直線領域イの如くVZ
〔ZD11〕＋VBE〔Q13〕＜VAの範囲で所定の値に安定
化されるようになると共に、リツプル分が影響を
及ぼさないように除去されるようになるものであ
る。
また、負荷RL11が重負荷である場合つまり出力
電流I0が大なる範囲では、点の電位VAが VZ〔ZD11〕＋VBE〔Q13〕＞VA なる領域で定電圧ダイオードZD11が動作しなく
なるために、制御トランジスタQ11からの出力電
圧VCC VCC＝VA−VCE〔Q11〕 となる。ここで、VCE＜VBEであるから従来に比
してVBE−VCE分だけ損失を少なくすることがで
き、延いてはそれだけ電源効率を改善し得るもの
である。
電流I0が大なる範囲では、点の電位VAが VZ〔ZD11〕＋VBE〔Q13〕＞VA なる領域で定電圧ダイオードZD11が動作しなく
なるために、制御トランジスタQ11からの出力電
圧VCC VCC＝VA−VCE〔Q11〕 となる。ここで、VCE＜VBEであるから従来に比
してVBE−VCE分だけ損失を少なくすることがで
き、延いてはそれだけ電源効率を改善し得るもの
である。
すなわち、以上のような安定化電源回路は軽負
荷時のリツプルの影響を防止し得るので、例えば
負荷として発振器を用いた場合にリツプル成分に
より変調を受ける如くした不所望な事態を未然に
回避することが可能となる。また、軽負荷時には
良好な安定化作用が伴われているので、それだけ
負荷側の使用部品に対しての過電圧保護効果を発
揮せしめることが可能となる。
荷時のリツプルの影響を防止し得るので、例えば
負荷として発振器を用いた場合にリツプル成分に
より変調を受ける如くした不所望な事態を未然に
回避することが可能となる。また、軽負荷時には
良好な安定化作用が伴われているので、それだけ
負荷側の使用部品に対しての過電圧保護効果を発
揮せしめることが可能となる。
そして、このような効果は特に音響機器に適用
した場合に電源ハムの影響を改善し得ることも手
伝つて十二分に発揮されたものである。また、特
にシンセサイザチユーナ等におけるチユーニング
用電圧可変容量ダイオードに与える電圧の安定化
にも寄与し得るものである。
した場合に電源ハムの影響を改善し得ることも手
伝つて十二分に発揮されたものである。また、特
にシンセサイザチユーナ等におけるチユーニング
用電圧可変容量ダイオードに与える電圧の安定化
にも寄与し得るものである。
なお、この考案は上記し且つ図示した実施例の
みに限定されることなく、この考案の要旨を逸脱
しない範囲で種々の変形や適用が可能であること
は言う迄もない。
みに限定されることなく、この考案の要旨を逸脱
しない範囲で種々の変形や適用が可能であること
は言う迄もない。
従つて、以上詳述したようにこの考案によれ
ば、簡易な機成でしかも確実に軽負荷時のリツプ
ルの影響ならびに重負荷時の効率の低下を防止し
得るように改良した極めて良好な安定化電源回路
を提供することが可能となる。
ば、簡易な機成でしかも確実に軽負荷時のリツプ
ルの影響ならびに重負荷時の効率の低下を防止し
得るように改良した極めて良好な安定化電源回路
を提供することが可能となる。
第１図ａ，ｂは従来の安定化電源回路を示す構
成説明図、第２図はこの考案に係る安定化電源回
路の一実施例を示す構成説明図、第３図は第２図
の作用を説明するため電圧電流特性曲線図であ
る。 T11……電源トランス、RA11……整流平滑回
路、D11，D12……ダイオード、C11，C12……コン
デンサ、SC11……安定化回路、Q11……主制御ト
ランジスタ、R11〜R13……抵抗、ZD11……定電
圧ダイオード、RL11……負荷、Q12……補助制御
トランジスタ、Q13……エラー検出用トランジス
タ。
成説明図、第２図はこの考案に係る安定化電源回
路の一実施例を示す構成説明図、第３図は第２図
の作用を説明するため電圧電流特性曲線図であ
る。 T11……電源トランス、RA11……整流平滑回
路、D11，D12……ダイオード、C11，C12……コン
デンサ、SC11……安定化回路、Q11……主制御ト
ランジスタ、R11〜R13……抵抗、ZD11……定電
圧ダイオード、RL11……負荷、Q12……補助制御
トランジスタ、Q13……エラー検出用トランジス
タ。
Claims (1)
- エミツタおよびコレクタがそれぞれ所定の直流
入力電位を与える直流入力側および所定の直流出
力電位を与える直流出力側に対応して接続された
主制御トランジスタと、この主制御トランジスタ
の直流出力側と基準電位点間に直列に接続された
定電圧ダイオードおよびエラー検出用素子と、こ
れら定電圧ダイオードとエラー検出用素子との接
続中点にベースが接続され且つエミツタが基準電
位点に接続されたエラー検出用トランジスタと、
このエラー検出用トランジスタのコレクタにベー
スが接続され且つエミツタおよびコレクタが基準
電位点および前記主制御トランジスタのベースに
接続された補助制御トランジスタとを具備し、こ
の補助制御トランジスタを外部からのコントロー
ル信号で選択的にオン・オフせしめると共に、前
記直流出力側に接続される負荷が軽負荷の状態で
直流出力電位が前記定電圧ダイオードによる定電
圧と前記エラー検出用トランジスタのベース・エ
ミツタ間電圧との和による安定化電圧とされて前
記直流入力側に現れるリツプル分を除去したもの
となり、且つ重負荷の状態で直流出力電位が直流
入力電位から前記制御トランジスタのコレクタ・
エミツタ間電圧を差し引いた電圧とされて電源効
率を向上したものとなる如く構成したことを特徴
とする安定化電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981012241U JPH0248893Y2 (ja) | 1981-01-30 | 1981-01-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981012241U JPH0248893Y2 (ja) | 1981-01-30 | 1981-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127217U JPS57127217U (ja) | 1982-08-07 |
| JPH0248893Y2 true JPH0248893Y2 (ja) | 1990-12-21 |
Family
ID=29810357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981012241U Expired JPH0248893Y2 (ja) | 1981-01-30 | 1981-01-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248893Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48103837U (ja) * | 1972-03-07 | 1973-12-04 | ||
| JPS5640402B2 (ja) * | 1974-01-16 | 1981-09-21 | ||
| JPS5278734U (ja) * | 1975-12-10 | 1977-06-11 |
-
1981
- 1981-01-30 JP JP1981012241U patent/JPH0248893Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57127217U (ja) | 1982-08-07 |
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