JPH0249019B2 - - Google Patents
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- Publication number
- JPH0249019B2 JPH0249019B2 JP57013004A JP1300482A JPH0249019B2 JP H0249019 B2 JPH0249019 B2 JP H0249019B2 JP 57013004 A JP57013004 A JP 57013004A JP 1300482 A JP1300482 A JP 1300482A JP H0249019 B2 JPH0249019 B2 JP H0249019B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- layer
- silicon dioxide
- element formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は集積回路装置（以下ICと略記）の製
造方法に関するものである。
造方法に関するものである。
(b) 技術の背景
IC技術に於いて素子間を分離する技術は、バ
イポーラ型ICのみならず、MIS型ICにおいても
重要である。
イポーラ型ICのみならず、MIS型ICにおいても
重要である。
最近、ICの集積度の向上に伴つて微少な面積
で分離領域を形成する技術が求められているが、
従来の局部酸化やＶ溝形成を基本とする技術で
は、この様な要求には応じきれなくなつている。
で分離領域を形成する技術が求められているが、
従来の局部酸化やＶ溝形成を基本とする技術で
は、この様な要求には応じきれなくなつている。
一方、電子ビーム露光技術やリアクテイブ・イ
オン・エツチング技術の発達によつて、比較的厚
い絶縁体層の微細パターンの形成が可能となり、
しかもの端面が略垂直に形成されるようになつて
たので、このようにして形成した絶縁体層パター
ンの間に単結晶半導体層をエピタキシヤル成長さ
せて素子形成領域とし、はじめの絶縁体層を分離
領域とする事が考えられるが、この方法では次に
記す様な問題が起こる。
オン・エツチング技術の発達によつて、比較的厚
い絶縁体層の微細パターンの形成が可能となり、
しかもの端面が略垂直に形成されるようになつて
たので、このようにして形成した絶縁体層パター
ンの間に単結晶半導体層をエピタキシヤル成長さ
せて素子形成領域とし、はじめの絶縁体層を分離
領域とする事が考えられるが、この方法では次に
記す様な問題が起こる。
(C) 従来技術と問題点
第１図及び第２図は上記の領域にMOSトラン
ジスタを形成した状態を示すもので、第２図ａ，
ｂは夫々第１図に於けるＡ−A′，Ｂ−B′断面を
示している。１は高濃度Ｐ型シリコン（Si）基板
であり、二酸化珪素２に囲まれた単結晶領域３
（低濃度Ｐ型Si）にMOSトランジスタが形成され
ており、４，５，６は夫々MOSトランジスタの
ソース、ドレイン、ゲートである。
ジスタを形成した状態を示すもので、第２図ａ，
ｂは夫々第１図に於けるＡ−A′，Ｂ−B′断面を
示している。１は高濃度Ｐ型シリコン（Si）基板
であり、二酸化珪素２に囲まれた単結晶領域３
（低濃度Ｐ型Si）にMOSトランジスタが形成され
ており、４，５，６は夫々MOSトランジスタの
ソース、ドレイン、ゲートである。
素子形成領域３が低濃度であるため、第２図ｂ
でゲート６の下部にあつて二酸化珪素２に接する
素子領域３の部分（−で示された部分）、即ち第
１図ではソース、ドレインにはさまれたP-領域
で二酸化珪素２に接する部分（−で示された部
分）にＮ型チヤネルが寄生的に発生する。このＮ
型チヤネルによつてソース／ドレイン間が接続さ
れると形成されたMOSトランジスタの特性が劣
化し、ICの機能が実現されないことになる。
でゲート６の下部にあつて二酸化珪素２に接する
素子領域３の部分（−で示された部分）、即ち第
１図ではソース、ドレインにはさまれたP-領域
で二酸化珪素２に接する部分（−で示された部
分）にＮ型チヤネルが寄生的に発生する。このＮ
型チヤネルによつてソース／ドレイン間が接続さ
れると形成されたMOSトランジスタの特性が劣
化し、ICの機能が実現されないことになる。
寄生チヤネルの発生を防ぐには、第１図のＢ−
B′断面に対応する第３図に示すように当該領域
７の不純物濃度を高くすればよいが、上記のよう
に素子形成領域をエピタキシヤル成長で形成する
場合には、二酸化珪素に接する領域７のみを高濃
度に成長させる実用的な方法は従来知られていな
い。
B′断面に対応する第３図に示すように当該領域
７の不純物濃度を高くすればよいが、上記のよう
に素子形成領域をエピタキシヤル成長で形成する
場合には、二酸化珪素に接する領域７のみを高濃
度に成長させる実用的な方法は従来知られていな
い。
(d) 発明の目的
本発明の目的は選択的エピタキシヤル成長領域
の側面部分を高濃度に形成し、それによつて領域
間分離の新規な形成方法を提供せんとするもので
ある。
の側面部分を高濃度に形成し、それによつて領域
間分離の新規な形成方法を提供せんとするもので
ある。
(e) 発明の構成
この目的は本発明により単結晶基板表面上に素
子形成領域に対応する略垂直な側面の開口部を有
する絶縁体層を被着する工程、基板表面の上方か
ら斜め方向で少なくとも開口部における絶縁体側
面及び半導体基板表面に−導電型の不純物イオン
の注入を行なう工程、基板上の素子形成領域に注
入イオンと同一導電型の半導体層をエピタキシヤ
ル成長させる工程、絶縁体層側面及び基板表面に
接するエピタキシヤル成長層面を注入イオンの拡
散により、高濃度化する工程を少なくとも有する
ことを特徴とする半導体装置の製造方法によつて
達成される。
子形成領域に対応する略垂直な側面の開口部を有
する絶縁体層を被着する工程、基板表面の上方か
ら斜め方向で少なくとも開口部における絶縁体側
面及び半導体基板表面に−導電型の不純物イオン
の注入を行なう工程、基板上の素子形成領域に注
入イオンと同一導電型の半導体層をエピタキシヤ
ル成長させる工程、絶縁体層側面及び基板表面に
接するエピタキシヤル成長層面を注入イオンの拡
散により、高濃度化する工程を少なくとも有する
ことを特徴とする半導体装置の製造方法によつて
達成される。
(f) 発明の実施例
第４図に本発明の一実施例を示す。図において
ａ〜ｄはソース、ドレイン、ゲートの位置関係が
明白となるように第１図のＡ−A′断面に対応し、
ｅは第３図の如くＢ−B′断面に対応する。
ａ〜ｄはソース、ドレイン、ゲートの位置関係が
明白となるように第１図のＡ−A′断面に対応し、
ｅは第３図の如くＢ−B′断面に対応する。
まず、高濃度Ｐ型Si基板１１の表面に比較的厚
い二酸化珪素１２（例えば1μｍ）を全面に被着
し、その上にフオトレジスト層１３を選択的に被
着形成する。該フオトレジスト層をマスクとし
て、リアクテイブ・イオン・エツチングにより二
酸化珪素をパターンニングする。リアクテイブ・
イオン・エツチングには横方向エツチングが殆ど
起こらないという特徴があるので、微細パターン
であつても二酸化珪素層は略垂直な側面を持つこ
とになる（第４図ａ）。
い二酸化珪素１２（例えば1μｍ）を全面に被着
し、その上にフオトレジスト層１３を選択的に被
着形成する。該フオトレジスト層をマスクとし
て、リアクテイブ・イオン・エツチングにより二
酸化珪素をパターンニングする。リアクテイブ・
イオン・エツチングには横方向エツチングが殆ど
起こらないという特徴があるので、微細パターン
であつても二酸化珪素層は略垂直な側面を持つこ
とになる（第４図ａ）。
次に該Si基板表面に、斜め方向から硼素イオン
（Ｂ＋）の注入を行う。これによつて第４図ｂに
示すようにSi基板内だけではなく二酸化珪素層側
面にも硼素イオンが注入される。該硼素イオン注
入は前記フオトレジスト層を除去する前に実施し
てもよい。
（Ｂ＋）の注入を行う。これによつて第４図ｂに
示すようにSi基板内だけではなく二酸化珪素層側
面にも硼素イオンが注入される。該硼素イオン注
入は前記フオトレジスト層を除去する前に実施し
てもよい。
注入方向の基板法線からの傾きは、例えば15度
といつた値であるが、これは装置による制約が無
ければもつと大きい値であつても差支えない。傾
ける方向は全方向であり、これはSi基板を回転す
ることによつて実現される。また注入エネルギー
は、注入されたイオンが表面近傍で最大の分布を
もつように選ばれ、ドーズ量は1012／cm2乃至
1013／cm2である。
といつた値であるが、これは装置による制約が無
ければもつと大きい値であつても差支えない。傾
ける方向は全方向であり、これはSi基板を回転す
ることによつて実現される。また注入エネルギー
は、注入されたイオンが表面近傍で最大の分布を
もつように選ばれ、ドーズ量は1012／cm2乃至
1013／cm2である。
以上の処理が行なわれたSi基板上に、第１図Ａ
−A′断面に対応する第４図ｃに示すようにオー
トドーピングにより低濃度Ｐ型Si層１４がエピタ
キシヤル成長される。この時二酸化珪素層の側面
に注入されていた硼素イオンがエピタキシヤル成
長領域に拡散し、該領域側面に高濃度Ｐ型領域１
５が形成される。
−A′断面に対応する第４図ｃに示すようにオー
トドーピングにより低濃度Ｐ型Si層１４がエピタ
キシヤル成長される。この時二酸化珪素層の側面
に注入されていた硼素イオンがエピタキシヤル成
長領域に拡散し、該領域側面に高濃度Ｐ型領域１
５が形成される。
このエピタキシヤル成長は減圧CVD法によつ
て行なわれる、その条件は圧力45Torr.、基板温
度1080℃、原料ガスSiH2CI2＋H2である。この条
件下ではSi基板上にはエピタキシヤル成長層は毎
分0.1μｍの速度で成長し、二酸化珪素上には成長
しない。
て行なわれる、その条件は圧力45Torr.、基板温
度1080℃、原料ガスSiH2CI2＋H2である。この条
件下ではSi基板上にはエピタキシヤル成長層は毎
分0.1μｍの速度で成長し、二酸化珪素上には成長
しない。
硼素イオンの拡散による高濃度Ｐ型領域の形成
をより確実にするには、別に熱処理工程をもうけ
ることが有効である。
をより確実にするには、別に熱処理工程をもうけ
ることが有効である。
このようにして形成したエピタキシヤル成長領
域に第４図ｄに示すように、ゲート電極をマスク
としてソース及びドレイン領域が形成される。
域に第４図ｄに示すように、ゲート電極をマスク
としてソース及びドレイン領域が形成される。
この場合の不純物濃度は、例えば
NORTH−HOLLAND PUBLISHING
COMPANY−AMSTERDAM1981年発行の
「ION IMPLANTATION EQUIPMENT
AND TECHNIQUES」の176頁Fig１の
「Relation of various application fields in
semiconductor device processiong and the
required ion dose」等で周知の如く、例えば砒
素イオンAs+のドーズ量は略1015〜1016であり、
先に打込まれた硼素イオンのドーズ量より大であ
るので、図の如くP+領域をもＮ型となし、ソー
ス・ドレイン領域は二酸化珪素１２に接し、Ｎチ
ヤネルMOSトランジスタが形成される。
COMPANY−AMSTERDAM1981年発行の
「ION IMPLANTATION EQUIPMENT
AND TECHNIQUES」の176頁Fig１の
「Relation of various application fields in
semiconductor device processiong and the
required ion dose」等で周知の如く、例えば砒
素イオンAs+のドーズ量は略1015〜1016であり、
先に打込まれた硼素イオンのドーズ量より大であ
るので、図の如くP+領域をもＮ型となし、ソー
ス・ドレイン領域は二酸化珪素１２に接し、Ｎチ
ヤネルMOSトランジスタが形成される。
第４図ｅは第１図のＢ−B′断面に対応するも
のであり、ソースとドレインに挟まれた領域にお
いて二酸化珪素に接する部分が高濃度領域である
P+となつており、この部分がチヤンネルカツト
の効果を有す。なおこの場合第４図ｄにおけるソ
ース、ドレイン領域の下方にあつて二酸化珪素に
接する部分のP+領域はチヤンネルカツトの効果
とは無関係である。
のであり、ソースとドレインに挟まれた領域にお
いて二酸化珪素に接する部分が高濃度領域である
P+となつており、この部分がチヤンネルカツト
の効果を有す。なおこの場合第４図ｄにおけるソ
ース、ドレイン領域の下方にあつて二酸化珪素に
接する部分のP+領域はチヤンネルカツトの効果
とは無関係である。
以上、実施例によつて本発明の説明を行なつた
が、二酸化珪素パターンの最少寸法は電子線露光
或いはＸ線露光によれば0.2μｍを容易に実現する
ことができる。さらにそれ以下も可能であるが、
極端に狭くするとエピタキシヤル成長領域間の寄
生容量が大となるので余り得策にはならない。
が、二酸化珪素パターンの最少寸法は電子線露光
或いはＸ線露光によれば0.2μｍを容易に実現する
ことができる。さらにそれ以下も可能であるが、
極端に狭くするとエピタキシヤル成長領域間の寄
生容量が大となるので余り得策にはならない。
また減圧CVDは、この発明の実施には80Torr.
以下の圧力が適しており、原料ガスへのドーピン
グも必要に応じて行なわれる。上記実施例では、
溝部へのSiの充填に減圧CVD法を用いたが、他
の方法、例えばアモルフアスSiの垂直蒸着／リフ
トオフ／ビームアニールによる単結晶化等の方法
によつてもよい。
以下の圧力が適しており、原料ガスへのドーピン
グも必要に応じて行なわれる。上記実施例では、
溝部へのSiの充填に減圧CVD法を用いたが、他
の方法、例えばアモルフアスSiの垂直蒸着／リフ
トオフ／ビームアニールによる単結晶化等の方法
によつてもよい。
(g) 発明の効果
本発明によれば極めて微細な領域にソース・ド
レイン間の如き領域の分離が可能となり、ICの
集積度を大幅に高めることができる。
レイン間の如き領域の分離が可能となり、ICの
集積度を大幅に高めることができる。
第１図及び第２図ａ，ｂは従来技術の問題点を
示す図、第３図は本発明の目的を示す図、第４図
ａ〜ｅは本発明の一実施例を示す図であつて、図
に於いて、１，１１はSi基板、２，１２は二酸化
珪素、３は素子形成領域、４，５，６は夫々
MOSトランジスタのソース、ドレイン、ゲート、
７，１５，１５′は高濃度Ｐ型領域、１４は低濃
度Ｐ型領域、１３はフオトレジストである。
示す図、第３図は本発明の目的を示す図、第４図
ａ〜ｅは本発明の一実施例を示す図であつて、図
に於いて、１，１１はSi基板、２，１２は二酸化
珪素、３は素子形成領域、４，５，６は夫々
MOSトランジスタのソース、ドレイン、ゲート、
７，１５，１５′は高濃度Ｐ型領域、１４は低濃
度Ｐ型領域、１３はフオトレジストである。
Claims (1)
- １ 単結晶基板表面上に素子形成領域に対応する
略垂直な側面の開口部を有する絶縁体層を被着す
る工程、基板表面の上方から斜め方向で少なくと
も開口部における絶縁体側面及び半導体基板表面
に−導電型の不純物イオンの注入を行なう工程、
基板上の素子形成領域に注入イオンと同一導電型
の半導体層をエピタキシヤル成長させる工程、絶
縁体層側面及び基板表面に接するエピタキシヤル
成長層面を注入イオンの拡散により、高濃度化す
る工程を少なくとも有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013004A JPS58131748A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013004A JPS58131748A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131748A JPS58131748A (ja) | 1983-08-05 |
| JPH0249019B2 true JPH0249019B2 (ja) | 1990-10-26 |
Family
ID=11821026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013004A Granted JPS58131748A (ja) | 1982-01-29 | 1982-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131748A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010034A (en) * | 1989-03-07 | 1991-04-23 | National Semiconductor Corporation | CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron |
| FR2774509B1 (fr) * | 1998-01-30 | 2001-11-16 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
| US6143073A (en) * | 1998-11-19 | 2000-11-07 | Heraeus Shin-Etsu America | Methods and apparatus for minimizing white point defects in quartz glass crucibles |
| JP2002026274A (ja) | 2000-05-01 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1982
- 1982-01-29 JP JP57013004A patent/JPS58131748A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58131748A (ja) | 1983-08-05 |
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