JPH02278761A - ０．５ミクロン以下に縮小可能な選択的エピタキシャル成長を使用するｃｍｏｓ及びバイポーラ製造方法 - Google Patents

０．５ミクロン以下に縮小可能な選択的エピタキシャル成長を使用するｃｍｏｓ及びバイポーラ製造方法

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JPH02278761A
JPH02278761A JP2053869A JP5386990A JPH02278761A JP H02278761 A JPH02278761 A JP H02278761A JP 2053869 A JP2053869 A JP 2053869A JP 5386990 A JP5386990 A JP 5386990A JP H02278761 A JPH02278761 A JP H02278761A
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region
epitaxial
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regions
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Juliana Manoliu
ジュリアーナ　マノリュー
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National Semiconductor Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血豆上 本発明は半導体製造方法に関するものであって、更に詳
細には、選択的エピタキシャル成長を使用してＣＭＯＳ
及びバイポーラ装置を製造する方法に関するものである
。
藍米及ｌ 装置の幾何学的形状が段々と小さくなると、同一又は反
対の導電型の装置を分離するのに従来使用されている技
術は不適切となる。例λば、広く使用されているＬＯＧ
Ｏ３（アイソブレーナ）技術は、バードビーク侵入のた
めに１ミクロン以下の幾何学的形状に対しては過剰なシ
リコン面積を必要とする。更に、ＣＭＯＳにおけるラッ
チアップ問題が、より複雑な処理を付加しない限り、非
常に近接して反対導電型の装置を配置することを阻止す
る。
ＣＭＯＳ分離に対する現在の技術レベルにおけるｌ乃至
２ミクロンのレベルのアプローチとしては、トレンチ（
溝）及びエピタキシャル埋込み層を使用するものがある
。トレンチ分離は、非常に複雑で且つコスト高の処理を
必要とする欠点があり、且つそれはチップ表面の大部分
に対して何らかの他のタイプの酸化物分離を必要とする
（典型的ｉ、＝　ハ、ＬＯＣＯ３）、更に、ＭｏＳトラ
ンジスタは、装置特性が劣化するので、トレンチ壁に直
接当接して設定することは不可能であり、従って一個の
トランジスタによって占有される面積が増加する。エピ
タキシャル埋込み層分離は、ある程度効果的ではあるが
、接合ブレークダウン及びバンチスルーのために、ＰＭ
ＯＳとＮＭＯＳとの間隔は約２．５ミクロンの下限があ
る。
最近、選択的エピタキシャル成長（ＳＥＧ）によるＣＭ
ＯＳ分離が提案されている。必ずしも従来技術における
ものではないが、一方法においては、シリコン基板をエ
ツチングして基板内に開口を形成し、且つ該開口の側壁
上に絶縁体を形成する。その後に、該基板をマスクし且
つ選択した導Ｗ　＝ヘドーブし、且つエピタキシャル層
を成長させて該開口を充填する０次いで、最終的なＬＯ
Ｃｏｓ’ａ雌を実施する。この方法の欠点は、シリコン
表面内へエツチングすることの必要性があること及び本
質的にバードビークの侵入を伴うＬＯＧＯ８分離の必要
性があることである。
別の技術においては、それも必ずしも従来技術における
ものではないが、シリコン基板上に二酸化シリコン層を
形成し、且つ該二酸化シリコン層をエツチングして基板
へ延在する開口を形成する。該開口を、基板上に選択し
た導電型（例えば、Ｎ型）を持ったエピタキシャル層を
成長させることにより、充填する。このことは、特定の
タイプの装置を形成することが可能なドープしたウェル
を形成する０次いで、該ウェルな薄い熱酸化物層で被覆
して該ウェルな後の処理ステップから保護する０次いで
、このプロセスを繰返して、反対導電型（例えば、Ｐ型
）を持っ゛たウェルを形成する。その後に、前に形成し
たウェルの上の薄い酸化物層を剥離する。この方法はＬ
ＯＣＯ５分離整必要とするものではないが、それは多数
のＳＥＧステップで実施されねばならない。
１−旬 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、特にＣＭＯＳ構成及
びバイポーラ構成の半導体装置を製造するのに適した半
導体製造方法を提供することを目的とする。
且−滅 本発明は、単に一つのＳＥＧステップを必要とするのみ
であり且つ独立的に制御することの可能な二つの埋込み
層を与λ且つ装置間の分離のために簡単な熱酸化ステッ
プを使用する半導体装置分通用の比較的簡単なフロント
エンドプロセス即ち］１ｊ処理方法に関するものである
。自己整合型注入物を使用して且つ従来技術よりも少な
い数のマスキングステップを使用して活性Ｐ及びＮ領域
を別ｔ７に形成する。トレンチによって分離される装置
と異なって、分離幅は、同一のタイプのＭＯＳ装置用の
パターン形成装置の分解能及びパターン形成装置の分解
能と反対導Ｍｌ型装置に対する一つの１声合公差とを加
えたものを超＾る任意の寸法とすることが可能である。
従って、０，５ミクロンがパターン形成装置の分解能で
あると、同一のタイプの装置の開の分離は０．５ミクロ
ンとすることが可能であり、且つこの方法はサブミクロ
ン領域へ良好に縮小させることが可能である。サブミク
ロンレベルにおいては、従来の技術では実質的により襦
雑な処理を行ゲことなしに平坦化した表面でパターン形
成装置の分解能の二倍の最小装置ピッチを与えることは
不可能である。
バイポーラ装置の場合、本発明に基づく方法は、バイポ
ーラ埋込み層を使用しながら酸化物分離したコレクタの
使用を介してコレクターへ−ス容量を最小とし、一方独
立したＰ十及びＮ十埋込み層がコレクタ対基板容量を最
小とする。装置間に完全な酸化物分離が存在するのでパ
ンチスルの問題は解消されている。最後に１本方法のフ
ロントエンドは、例えばＭＯＳ装置の場合のシリサイド
化ソース−ドレイン−ゲート区域及びコンタクト／ボス
トのフィールド酸化物上のオーバーラツプ及びバイポー
ラ装置の場合のポリシリコンエミッタ又はポリシリコン
−ベースとエミッタ等のような最も進んだＣＭＯＳ及び
バイポーラバックエンド装置製造方法と適合性を有して
いる。
本発明の一実施例においては、シリコン基板上に二酸化
シリコン暦を形成する。この二酸化シリコン［乙をエツ
チングして、バイポーラ装置用の別々のコレクタ及びベ
ース／エミッタ領域を形成し、且つ対応するＰＭＯＳ及
びＮＭＯＳ装置用のＰＭＯＳ及びＮＭＯＳ領域を形成す
る。埋込み層注入を行い、且つシリコン基板の露出部分
上にエピタキシャル層を成長させる。装置間の二酸化ジ
ノコン壁は、装置間及びバイポーラ装置のコレクタ領域
とベース／エミッタ領域との間に完全な絶縁分離を与え
る。それにも拘わらず、バイポーラ装置のコレクタとベ
ース／エミッタとの間の酸化物壁は、充分に小さいので
、該壁の下側で埋込み層性入物が合流してバイポーラ装
置用の従来の埋込み層を形成することを可能とする。こ
のような酸化物壁のために、装置間の最小距離は０．５
ミクロン以下とすることが可能である。
１里当 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第１図は、本発明に基づいて予備処理を行った後のシリ
コン基板１０の一実施例を示している。
基板物質はＰ型であり１００のフラット配向を有してお
り且つ１０Ω・ｃｍ以上の固有抵抗を有している。この
フラット配向け、ファセッティング及び応力を最小とし
最善の選択的に成長されるエピタキシャル層を形成する
のに好適である。又、この配向は、酸化物分離領域の垂
直側壁に沿って固定電荷を減少するのに貢献する。
最初に、基板１０を約３００分の間１０００℃の酸素１
Ｍ境内に位置させ酸化サイクルが従来の露出ゾーン形成
ステップを有することを確かめることにより、約０８乃
至１．５ミクロンの厚さの二酸化シリコン層１４を熱成
長させる。このことは、水平表面に沿って選択的に成長
されたエピタキシャル層が積層欠陥を有することがない
ことを確］呆するためである。その後に、ホトレジスト
層１８を付着形成し且つ現像して図示した開口を形成す
る。次いで、ホトレジスト層１８における開口下側の二
酸化シリコン層１４の部分を、反応性イオンエツチング
（ＲＩ　Ｅ）によって基板１０の表面へ達するまで垂直
にエツチングして開口２２．２４．２６を形成する。開
口２２及び２４、及びそれらの間の酸化物壁３０は、バ
イポーラ領域を画定し、且つ開口２６はＰＭＯＳ領域を
画定する。
ホトレジスト層１８をマスクとして使用して、砒素又は
砒素及び燐イオンを注入器内のウェハなチルト即ち傾斜
させることなしに連続して注入させる。この実施例にお
いては、エピタキシャル成長前に全ての注入をウェハを
傾斜することなしに実施する。開口２２及び２４内の自
己整合された注入物を使用してバイポーラ装置用の埋込
み層及びＮウェルを形成する。開口２２を使用してバイ
ポーラ装置のコレクタを形成し、且つ開口２４を使用し
てバイポーラ装置のベース及びエミッタを形成する。開
口２６内の自己整合させた注入物を使用して、ＰＭＯＳ
装置用の埋込み層及びＮウェルを形成する。砒素の濃度
は、約５Ｘ１０”乃至１ｘ１０１１５原子数／　ｃ　ｍ
　”であり、且つそれは約１００ＫｅＶのエネルギで注
入される。燐の濃度は約５ＸｌＯ”乃至５Ｘ１０”原子
数／　ｃ　ｍ　”であり、且つそれは約１５０ＫｅＶの
エネルギで注入される。砒素注入物は注入領域の低抵抗
を確保し、一方より高速で拡散する燐はＰＭＯＳ及びバ
イポーラ装置用のＮウェルの形成を確保する。
次いで、ホトレジスト層１８を除去し、且つ約６０分間
の間例えば窒素等の不活性雰囲気中におＪ／）て１００
０℃でアニールを実施する。これにより、ＳＥＧの前に
注入損傷を除去する。このアニールは、更に、燐及び砒
素注入物の横方向拡散を発生させ、開口２２及び２４下
側の埋込み層が酸化物壁３０下側で合流することを確保
する。好適には、酸化物壁３０は０５ミクロン（例えば
、Ｅビームによって画定可能）以下の幅を有している。
酸化物壁３０がより幅広であると、開口２２及び２４下
側のドープした領域が合流することを確保するためにエ
ピタキシャル成長の前により長期間の砒素拡散が必要と
される場合がある。
連続して砒素注入及び燐注入を行う代替方法としては、
砒素を注入し、ホトレジスト層１８を除去し、アニール
し且つ砒素を拡散させ１次いで燐を注入し、二酸化シリ
コン層１４のマスキングを利用して露出されたシリコン
領域内にのみ選択的に注入を行うことである。
第２図に示した如く、ホトレジスト層４０を付着形成し
且つ現像する。ホトレジスト層４０における開口下側の
二酸化シリコン層１４の露出部分は、ＲＩＥによって基
板１０の表面へ向かって垂直方向にエツチングされて開
口４１，４２．４３を形成する０次いで、約１２０Ｋｅ
Ｖのエネルギで約２ＸＩＯ１３乃至２Ｘ１０”原子数／
Ｃｍ２のドーズでボロンを注入し、且つホトレジスト層
４０を除去する。開口４１及び４２内の注入物を使用し
てバイポーラ装置の周りにガードリングを形成する。該
バイポーラ装置は、酸化物壁４４及び４５によってガー
ドリングから分離されている。
開口４３内の注入物を使用して、本プロセスを完了した
後にＮＭＯＳ構成体用の連続的Ｐウェルを形成する。Ｐ
ＭＯＳ装置は酸化物壁５０によってＮ、ＶＩＯ５装置か
ら分離され、従って反対導電型のＭ　ＯＳ　ｌ−ランジ
スタ間に完全な絶縁分離を与λる。ボロン注入の付加的
な利点は、基板抵抗Ｒ。
が低下されることであり、そのことはラッチアップを抑
圧するのに好適である。
Ｐ及びＮ領域は別々に形成されるが、単に二つのマスキ
ングステップが必要とされるに過ぎない。このことは、
従来技術から一つのマスキングステップを除去しており
、従来技術においては、活性領域を画定するため及び各
注入物に対してマスクが必要とされている。更に、本発
明のプロセスは、活性領域の頂部及び谷部においてホト
レジストマスクを取扱う必要性を回避している。
二つの隣接するＮＭＯＳ装置の間の最小距離は０．５ミ
クロン又はパターン形成装置の分解能である。ＰＭＯＳ
装置は同一のＮウェルを共用することが可能であるので
、二つの隣接するＰＭＯＳ装置の間の距離も０．５ミク
ロンである。ＰＭＯ８装置又は別のバイポーラ装置がそ
のバイポーラ装置に直接的に隣接している場合（即ち、
ガードリングなし）、隣接するバイポーラ装置からＰＭ
Ｏ８即ち第二バイポーラ装置の分離を確保するために壁
４５は壁３０よりも０．４乃至０．６ミクロンだけ幅広
であることが望ましい。ＮＭＯＳ及びＰＭＯＳ装置間の
分離領域を形成する酸化物壁５０用の最小幅は、ａ）パ
ターン形成工具の最小分解能十−個の整合公差、又はｂ
）二個の整合公差の内の大きい方のものである。従って
、将来においては、整合公差と分解能の両方が減少され
る場合には、本発明技術は、０５ミクロン以下に最小す
ることが可能であり１分離幅に対する限界は酸化物分離
領域のスレッシュホールド電圧の許容可能な値というこ
とになる。
砒素及びボロン注入物の領域を分離することにより、バ
イポーラコレクター基板容量は著しく減少される。この
容量の調節は、ボロン及び燐注入ζ−ズ、酸化物壁４４
の幅、及びプロセスで行われる全熱処理による。ＮＭＯ
Ｓ及びＮＰＮバイポーラ装置の間により幅広の分離を許
容することにより（ＮＭＯＳ装置がバイポーラ装置の左
側に位訝しているものと仮定して）、この容量は、絶対
的最小値とさせることが可能である。一方、ある（１４
成においては、ＮＭＯＳ装置の隣にＮＰＮバイポーラ装
置を必要としない場合があり、従ってその場合には、低
いコレクタ対基板容量を確保することが可能である。
第３図に示した如（、ドープしてないエピタキシャルシ
リコンを二酸化シリコン層の残存部分１４．２４，２６
，４１，４２．４３の厚さへ選択的に成長させる。この
ことは、１０００℃及び２５トールで５分間その場所で
の水素ベータを行い１次いでファセッティングを最小と
するために水素ジクロロシラン及び塩化水素雰囲気中で
８５０’　−９５０℃及び２５トールでＳＥＧ付着を行
うことによって達成することが可能である。これにより
、開口２２内にコレクタ領域５１が形成され、開口２４
内にベース／エミッタ領域が形成され、開口４１及び４
２内にガードリング領域５３が形成され、開口２６内に
ＰＭＯＳ領域５４が形成され、開口４３内にＮＭＯＳ領
ｔｊｉ５５が形成される。ガードリング領域５３は断面
においては別の領域として示されているが、それは、実
際には、コレクタ領域５１とベース／エミッタ領域５２
とを取巻く連続的な領域である。その後に、薄い二酸化
シリコン１４８を約２００−３００人の厚さへ成長させ
て、エピタキシャル−分離酸化物インタフェースにおけ
る応力を緩和させる。ゲト酸化物の一体性を向上させる
ために、酸化物層４８を犠牲酸化物として使用する。
第４図へ進むと、ホトレジスト層（不図示）を付着形成
し且つ現像して、コレクタ領域５１、ベース／エミッタ
領域５２、ＰＭＯＳ領域５４を露出させる０次いで、こ
れらの露出領域にｌ　５０ＫｅＶのエネルギで約ｌＸｌ
０”乃至４Ｘ１０”原子数／　ｃ　ｍ　”の濃度で燐を
注入し、必要に応じ、Ｐチャンネル装置及びバイポーラ
装置の表面におけるＮウェル不純物分布を設定する。該
ホトレジスト層を除去し、且つ新たなホトレジスト層５
６を付着形成し且つ現像して、ガードリング領域５３及
びＮＭＯＳ領域５５を露出させる６次いで、これらの露
出領域を、ボロンで注入して、バイポーラガードリング
及びＰウェルのため及びＮチャンネル装置のための不純
物分布を設定する。ある場合には、ホトレジスト層５６
が必要でない場合らあり、且つ正しいＰチャンネル及び
Ｎチャンネルスレッシュホールド電圧を設定し且つパイ
ボラガードリングをドープするのに必要なものは−様な
ＶＴ注入である場合もある。
次いで、基板工０を約６０分間１０５０℃で不活性雰囲
気中に配置させ、従って基板の埋込み層はそれらの夫々
のＮウェル及びＰウェル表面注入物と合流する。ドライ
ブインの後、７丁注入をＢＦ２でｌＸｌ０日乃至３Ｘ１
０”原子数／Ｃｍ２の濃度へ実施する０次いで、薄い犠
牲酸化物層４８を除去し、且つ１２０−１５０人の厚さ
を持ったゲート酸化物層６０を、第５図に示した如く、
成長させる。この薄い酸化物層は、該不純物が直面する
唯一の酸化ステップであり、従って分離領域の側壁上の
ボロンの分離及び枯渇は最小とされる。このプロセスに
おいてはバードビーク侵入が発生することはな（、従っ
て１画定される活性及び分離寸法は、装置の真の電気的
寸法であり、それは０．５ミクロン以下とすることが可
能なものである。
ゲート酸化ステップの後、従来のゲート物質付滑形成及
び画定ステップが行われる。このゲート物質は、ポリシ
リコン、シリサイド、又はこれらの組合わせとすること
が可能である。０．５ミクロンの装置の場合、Ｐチャン
ネル用のＰ＋ポリジノコン及びＮチャンネル用のＮ＋ポ
リシリコンが望ましい、このことは、ソース／ドレイン
注入の時にポリシリコンをドープすることによって達成
される。これら二つのタイプのポリシリコンは、シリサ
イド又はメタルストラップによって短絡させることが可
能である。ソース／ドレイン注入の時にＮウェル及び基
板へのコンタクトを形成することが可能であるが、これ
らは図面には示していない。これらのコンタクトは、断
面の面に垂直な面内に存在するものと仮定される。ゲー
ト上の側壁スペーサが形成され、且つソース−ドレイン
−ゲートシリサイド化が行われる。相互接続体の面積を
最小とするために、ボスト乃至はガード無しコンタクト
を使用することが可能である。
各バイポーラ１−ランジスタに対してガードリングが形
成されるべきであるが、本発明プロセス即ち方法の精度
は、ガードリングが正確に離隔されて非常に高い性能を
与＾ることを可能としている。
ゲート酸化物層を成長させた後に、ベースに注入を行い
、且つベース／エミッタコンタクト（例λば、ポリシリ
コン埋込みコンタクト）を形成する。ゲート酸化物層４
８を成長させた後で、且っＮウェルマスク及び注入を行
う前に５コレクタシンクマスク、ｌＸｌ０”乃至ｌＸｌ
０”原子数／ｃｍ”の濃度への燐注入（コレクタ領域５
において）、及びドライブインを実施して性能を向上さ
せることが可能である。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに、
種々の変形が可能であることは勿論である０例えば、バ
イポーラ装置を省略することも可能である。
【図面の簡単な説明】
第１図乃至第５図は、選択的エピタキシャル成長を使用
してＣＭＯＳ及びバイポーラ装置を形成する本発明の一
実施例における各ステップを示した各ＩＰｌ略断面断面
図ある。 （符号の説明） １０・シリコン基板　　１４二酸化シリコン層１８：ホ
トレジスト層 ２２．２４，２６：開口　３０　酸化物壁４０：ホトレ
ジスト層 ４１．４２．４３＋開口 ４４　４５　５０：酸化物壁 ５１　コレクタ領域　５３・ガードリング領域５４：Ｐ
ＭＯＳ領域　５５：ＮＭＯＳ領域特許出願人　　　　ナ
ショナル　セミコンダクタ　コーポレーション

Claims (1)

  1. 【特許請求の範囲】 １、半導体構成体の製造方法において、シリコン基板上
    に二酸化シリコン層を成長させ、前記二酸化シリコン層
    に前記基板の第一領域を露出する第一開口をエッチング
    形成し、前記第一開口に近接し且つそれから第一壁によ
    って分離されており前記基板の第二領域を露出する第二
    開口を前記二酸化シリコン層にエッチング形成し、前記
    基板の前記第一及び第二領域内へ第一導電型不純物を注
    入し、前記基板の前記第一及び第二領域上にエピタキシ
    ャル層を成長させて対応する第一及び第二エピタキシャ
    ル領域を形成し、前記基板を加熱して前記基板の前記第
    一及び第二領域内の第一導電型不純物を前記第一壁下側
    で合流させる、上記各ステップを有することを特徴とす
    る方法。 ２、特許請求の範囲第１項において、更に、前記基板を
    加熱する前に前記エピタキシャル層内に第一導電型不純
    物を注入するステップを有することを特徴とする方法。 ３、特許請求の範囲第２項において、前記加熱ステップ
    が、更に、前記基板を加熱して前記エピタキシャル層の
    前記第一及び第二領域内の第一導電型不純物を前記基板
    の対応する第一及び第二領域内の第一導電型不純物と接
    触させるステップを有することを特徴とする方法。 ４、特許請求の範囲第３項において、前記エピタキシャ
    ル層を成長させるステップが、更に、前記基板の前記第
    一及び第二領域上にエピタキシャル層を同時的に成長さ
    せるステップを有することを特徴とする方法。 ５、特許請求の範囲第４項において、更に、前記第一エ
    ピタキシャル領域内にバイポーラトランジスタのコレク
    タを形成し、前記第二領域内にバイポーラトランジスタ
    のベースとエミッタとを形成する、上記各ステップを有
    することを特徴とする方法。 ６、特許請求の範囲第４項において、更に、前記基板の
    前記第一及び第二領域を取囲む第三環状領域を露出させ
    るために前記二酸化シリコン層内に第三開口をエッチン
    グ形成し、且つ前記基板の前記第三領域内に第二導電型
    不純物を注入する、上記各ステップを有することを特徴
    とする方法。 ７、特許請求の範囲第６項において、更に、第三環状エ
    ピタキシャル領域を形成するために前記基板の前記第一
    及び第二領域上にエピタキシャル層を成長するのと同時
    的に前記基板の前記第三領域上にエピタキシャル層を成
    長させ、且つ前記第三エピタキシャル領域内に第二導電
    型不純物を注入する、上記各ステップを有することを特
    徴とする方法。 ８、特許請求の範囲第７項において、更に、前記基板の
    前記第三領域内の第二導電型不純物を前記第三エピタキ
    シャル領域内の第二導電型不純物と接触させるために前
    記基板を加熱するステップを有することを特徴とする方
    法。 ９、特許請求の範囲第７項において、更に、前記二酸化
    シリコン層に前記基板の第四領域を露出する第四開口を
    エッチング形成し、且つ前記基板の前記第四領域内に第
    一導電型不純物を注入する、上記各ステップを有するこ
    とを特徴とする方法。 １０、特許請求の範囲第８項において、更に、第四エピ
    タキシャル領域を形成するために前記基板の前記第一及
    び第二領域上にエピタキシャル層を成長させるのと同時
    的に前記基板の前記第四領域上にエピタキシャル層を成
    長させ、前記第四エピタキシャル領域内に第一導電型不
    純物を注入し、前記基板を加熱して前記基板の前記第四
    領域内の第一導電型不純物を前記第四エピタキシャル領
    域内の第一導電型不純物と接触させる、上記各ステップ
    を有することを特徴とする方法。 １１、特許請求の範囲第９項において、更に、前記第四
    エピタキシャル領域内に第一チャンネル型ＭＯＳ装置を
    形成するステップを有することを特徴とする方法。 １２、特許請求の範囲第８項において、更に、第四エピ
    タキシャル領域を形成するために前記基板の前記第一及
    び第二領域上にエピタキシャル層を成長させるのと同時
    的に前記基板の前記第四領域上にエピタキシャル層を成
    長させ、前記第四エピタキシャル領域内に第二導電型不
    純物を注入し、前記基板を加熱して前記基板の前記第四
    領域内の第二導電型不純物を前記第四エピタキシャル層
    内の第二導電型不純物と接触させる、上記各ステップを
    有することを特徴とする方法。 １３、特許請求の範囲第１２項において、更に、前記第
    四エピタキシャル領域内に第一チャンネル型ＭＯＳ装置
    を形成するステップを有することを特徴とする方法。 １４、特許請求の範囲第１３項において、更に、前記基
    板の第五領域を露出する第五開口を前記二酸化シリコン
    層にエッチング形成し、且つ前記第五領域内に第一導電
    型不純物を注入する、上記各ステップを有することを特
    徴とする方法。 １５、特許請求の範囲第１４項において、更に、第五エ
    ピタキシャル領域を形成するために前記基板の前記第一
    及び第二領域上にエピタキシャル層を成長させるのと同
    時的に前記基板の前記第五領域上にエピタキシャル層を
    成長させ、前記第五エピタキシャル領域内に第一導電型
    不純物を注入し、前記基板を加熱して前記基板の前記第
    五領域内の第一導電型不純物を前記第五エピタキシャル
    領域内の第一導電型不純物と接触させる、上記各ステッ
    プを有することを特徴とする方法。 １６、特許請求の範囲第１５項において、更に、前記第
    五エピタキシャル領域内に第二チャンネル型ＭＯＳ装置
    を形成するステップを有することを特徴とする方法。 １７、半導体構成体の製造方法において、シリコン基板
    上に二酸化シリコン層を成長させ、第一マスクを使用し
    て前記基板の第一領域を露出する第一開口を前記二酸化
    シリコン層にエッチング形成し、前記基板の前記第一領
    域内に第一導電型不純物を注入し、第二マスクを使用し
    て前記第一開口に近接し且つ第一壁によってそれから分
    離されており前記基板の第二領域を露出する第二開口を
    前記二酸化シリコン層にエッチング形成し、前記基板の
    前記第二領域内に第二導電型不純物を注入し、前記基板
    を加熱して前記第一及び第二導電型不純物を前記基板の
    前記第一及び第二領域内へ拡散させる、上記各ステップ
    を有することを特徴とする方法。 １８、特許請求の範囲第１７項において、前記第一及び
    第二エピタキシャル領域間の前記第一壁の幅が１ミクロ
    ン以下であることを特徴とする方法。 １９、特許請求の範囲第１８項において、前記第一及び
    第二エピタキシャル領域間の前記第一壁の幅が０．５ミ
    クロンを超えるものでないことを特徴とする方法。 ２０、特許請求の範囲第１８項において、更に、前記加
    熱ステップの前に、対応する第一及び第二エピタキシャ
    ル領域を形成するために前記基板の前記第一及び第二領
    域上にエピタキシャル層を成長させるステップを有する
    ことを特徴とする方法。 ２１、特許請求の範囲第２０項において、前記加熱ステ
    ップが、更に、前記基板を加熱して前記第一導電型不純
    物を前記基板内に拡散させて埋込み層を形成するステッ
    プを有することを特徴とする方法。 ２２、特許請求の範囲第２０項において、前記加熱ステ
    ップが、更に、前記基板を加熱して前記第一及び第二導
    電型不純物を前記基板の前記第一及び第二エピタキシャ
    ル領域内へ拡散させて対応する第一及び第二活性領域を
    形成するステップを有することを特徴とする方法。 ２３、特許請求の範囲第２２項において、更に、前記加
    熱ステップの前に、第一導電型不純物を前記第一エピタ
    キシャル領域内へ注入し、且つ第二導電型不純物を前記
    第二エピタキシャル領域内へ注入する、上記各ステップ
    を有することを特徴とする方法。 ２４、特許請求の範囲第２３項において、前記加熱ステ
    ップが、前記基板を加熱し前記第一及び第二エピタキシ
    ャル領域内の第一及び第二導電型不純物及び前記基板の
    前記第一及び第二領域内の第一及び第二不純物を互いの
    方向へ拡散させて対応する第一及び第二活性領域を形成
    するステップを有することを特徴とする方法。 ２５、特許請求の範囲第２４項において、前記エピタキ
    シャル成長ステップが、前記基板の前記第一及び第二領
    域上にエピタキシャル層を成長させて前記二酸化シリコ
    ン層と同一面上の対応する第一及び第二エピタキシャル
    領域を形成するステップを有することを特徴とする方法
    。
JP2053869A 1989-03-07 1990-03-07 ０．５ミクロン以下に縮小可能な選択的エピタキシャル成長を使用するｃｍｏｓ及びバイポーラ製造方法 Pending JPH02278761A (ja)

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