JPH024934B2 - - Google Patents
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- JPH024934B2 JPH024934B2 JP59025160A JP2516084A JPH024934B2 JP H024934 B2 JPH024934 B2 JP H024934B2 JP 59025160 A JP59025160 A JP 59025160A JP 2516084 A JP2516084 A JP 2516084A JP H024934 B2 JPH024934 B2 JP H024934B2
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- processor
- signal
- common memory
- processors
- interrupt
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は複数のプロセツサからなる、いわゆ
るマルチプロセツサシステム、特に同期式または
非同期式のいずれにてもデータの交信が可能なプ
ロセツサユニツトを備えたマルチプロセツサシス
テムに関する。
るマルチプロセツサシステム、特に同期式または
非同期式のいずれにてもデータの交信が可能なプ
ロセツサユニツトを備えたマルチプロセツサシス
テムに関する。
第１図は一般的なマルチプロセツサシステムに
おけるプロセツサ間のデータ交信方式を説明する
ための説明図である。同図において、MUTはマ
スタユニツト、SUT１，２はスレーブユニツト
で、マスタユニツトMUTはプロセツサPRが、
また、スレーブユニツトSUTにはプロセツサ
PR、制御回路CTおよび共通メモリCMがそれぞ
れ設けられ、これらは互いに共通バスBSを介し
て接続されている。このようなシステムにおける
プロセツサ間のデータ交信は、一般に共通メモリ
を介して同期式または非同期式に行なわれる。
おけるプロセツサ間のデータ交信方式を説明する
ための説明図である。同図において、MUTはマ
スタユニツト、SUT１，２はスレーブユニツト
で、マスタユニツトMUTはプロセツサPRが、
また、スレーブユニツトSUTにはプロセツサ
PR、制御回路CTおよび共通メモリCMがそれぞ
れ設けられ、これらは互いに共通バスBSを介し
て接続されている。このようなシステムにおける
プロセツサ間のデータ交信は、一般に共通メモリ
を介して同期式または非同期式に行なわれる。
すなわち、同期式は同図Ａに示されるように、
スレーブ側のプロセツサPRから共通メモリCM
にデータを送ることによつて、制御回路CTがマ
スタ側のプロセツサPRに対して同期のための割
込トリガ信号を与えることにより行なう。マスタ
側プロセツサPRは、このトリガ信号を受けると
プログラムの割込み処理サービスルーチンを起動
して、共通メモリCMとのデータ授受処理を行な
う。なお、第１図Ａにおいて丸印が付された数字
は、その起動順序を表わすものである。
スレーブ側のプロセツサPRから共通メモリCM
にデータを送ることによつて、制御回路CTがマ
スタ側のプロセツサPRに対して同期のための割
込トリガ信号を与えることにより行なう。マスタ
側プロセツサPRは、このトリガ信号を受けると
プログラムの割込み処理サービスルーチンを起動
して、共通メモリCMとのデータ授受処理を行な
う。なお、第１図Ａにおいて丸印が付された数字
は、その起動順序を表わすものである。
非同期式は同図Ｂに示されるように、マスタ側
プロセツサPRが適時共通メモリCMに対してデ
ータ読み、書きを行なうもので、このタイミング
をとるための同期指令は特に受けず、したがつ
て、起動順序にも特別の制約を受けない方式であ
る。そのかわり、共通メモリCMの使用にあたつ
ては、プロセツサ間の同時使用によるデータ交信
の混乱を回避するため、制御回路CTによつて排
他制御を行なう必要がある。簡単な例として、ス
レーブ側プロセツサによる共通メモリCMの使用
中に、マスタ側プロセツサがこれを使用しようと
するときは、制御回路CTによつてマスタ側プロ
セツサを待機させる信号を発生させるものである
が、これは、プロセツサが具有する待機要求端子
（プロセツサによつては、READY端子がこれに
相当する。）と、その機能に着目して行なわれる。
プロセツサPRが適時共通メモリCMに対してデ
ータ読み、書きを行なうもので、このタイミング
をとるための同期指令は特に受けず、したがつ
て、起動順序にも特別の制約を受けない方式であ
る。そのかわり、共通メモリCMの使用にあたつ
ては、プロセツサ間の同時使用によるデータ交信
の混乱を回避するため、制御回路CTによつて排
他制御を行なう必要がある。簡単な例として、ス
レーブ側プロセツサによる共通メモリCMの使用
中に、マスタ側プロセツサがこれを使用しようと
するときは、制御回路CTによつてマスタ側プロ
セツサを待機させる信号を発生させるものである
が、これは、プロセツサが具有する待機要求端子
（プロセツサによつては、READY端子がこれに
相当する。）と、その機能に着目して行なわれる。
通常は、システムの目的に応じて上記方式のい
ずれか一方を採用するのが一般的であるが、例え
ば、以下の如き場合に不都合が生じることがあ
る。
ずれか一方を採用するのが一般的であるが、例え
ば、以下の如き場合に不都合が生じることがあ
る。
イ 各ユニツトの方式の相違に対してフレキシブ
ルに対応させたい場合、例えば、第１図におい
てマスタユニツトMUTとスレーブユニツト
SUT１との間では高速処理が可能な同期式に、
一方、マスタユニツトMUTとスレーブユニツ
トSUT２との間では比較的遅い処理をさせる
ために非同期式にする場合など、ユニツトに汎
用性をもたせた方が、ハードウエアの組み立て
や部品実装上のコスト面等において有利であ
り、システム運用面からも合理的である場合が
ある。
ルに対応させたい場合、例えば、第１図におい
てマスタユニツトMUTとスレーブユニツト
SUT１との間では高速処理が可能な同期式に、
一方、マスタユニツトMUTとスレーブユニツ
トSUT２との間では比較的遅い処理をさせる
ために非同期式にする場合など、ユニツトに汎
用性をもたせた方が、ハードウエアの組み立て
や部品実装上のコスト面等において有利であ
り、システム運用面からも合理的である場合が
ある。
ロ システム全体を通して各ユニツトに処理を分
散させるとき等において、その処理速度や処理
内容、タイミング等の条件に不確定要素がある
場合、または方式を明確にできない場合やした
くない場合等において、１つの方式に固定して
システム構成を行なうと、その方式による不都
合が生じたときにシステムを変更しなければな
らない。つまり、柔軟な対応をしたい場合に都
合が悪い。
散させるとき等において、その処理速度や処理
内容、タイミング等の条件に不確定要素がある
場合、または方式を明確にできない場合やした
くない場合等において、１つの方式に固定して
システム構成を行なうと、その方式による不都
合が生じたときにシステムを変更しなければな
らない。つまり、柔軟な対応をしたい場合に都
合が悪い。
この発明はかかる事情のもとになされたもの
で、簡単かつ安価な構成により柔軟性に富むマル
チプロセツサシステムを提供し得るようにするこ
とを目的とするものである。
で、簡単かつ安価な構成により柔軟性に富むマル
チプロセツサシステムを提供し得るようにするこ
とを目的とするものである。
この発明は、マルチシステムを構成する各プロ
セツサの少なくとも１つに、割込み信号または待
機信号のいずれか一方を送出するコントロールユ
ニツトと、そのいずれを送出させるかを選択する
選択手段とを設けることにより、データ交信を同
期式、非同期式のいずれにても行ない得るように
して柔軟性に富むシステム構成を可能とするもの
である。
セツサの少なくとも１つに、割込み信号または待
機信号のいずれか一方を送出するコントロールユ
ニツトと、そのいずれを送出させるかを選択する
選択手段とを設けることにより、データ交信を同
期式、非同期式のいずれにても行ない得るように
して柔軟性に富むシステム構成を可能とするもの
である。
第２図はこの発明の実施例を示すシステム構成
図、第３図はこの発明による制御回路の具体例を
示す構成図である。すなわち、システム構成上は
第１図に示されるものと殆んど同じであるが、こ
こで用いられる制御システムCTが具体的には第
３図の如く構成されている点が特徴である。な
お、第３図には第２図のプロセツサのうちスレー
ブ側プロセツサのうちの１つと、マスタ側プロセ
ツサとが示され、それぞれ符号１，２が付されて
いるが、プロセツサの数が増えてもその基本的は
動作が制御方式の考え方は同様である。また、こ
こでは、プロセツサ１（スレーブ側）からプロセ
ツサ２（マスク側）に対して同期式、非同期式の
選択をして制御する制御回路を示しているが、こ
の関係を逆にした場合も、これと同様である。
図、第３図はこの発明による制御回路の具体例を
示す構成図である。すなわち、システム構成上は
第１図に示されるものと殆んど同じであるが、こ
こで用いられる制御システムCTが具体的には第
３図の如く構成されている点が特徴である。な
お、第３図には第２図のプロセツサのうちスレー
ブ側プロセツサのうちの１つと、マスタ側プロセ
ツサとが示され、それぞれ符号１，２が付されて
いるが、プロセツサの数が増えてもその基本的は
動作が制御方式の考え方は同様である。また、こ
こでは、プロセツサ１（スレーブ側）からプロセ
ツサ２（マスク側）に対して同期式、非同期式の
選択をして制御する制御回路を示しているが、こ
の関係を逆にした場合も、これと同様である。
第３図において、３はプロセツサ１と２とのデ
ータ交信のために使用される共通メモリ、４，５
はセレクタ、ABはアドレスバス、DBはデータ
バス、CBはリード信号RD、ライト信号WT等を
送出するコントロールバスである。また、６は共
通メモリ３の使用権をいずれのプロセツサ１，２
に与えるか等のコントロールを行なうコントロー
ルユニツト、７はプロセツサ１を同期式、非同期
式のいずれの態様で使用するかを選択するマルチ
プレクサ、８，９はアドレスデコーダ、１０〜１
３は一時記憶（ラツチ）素子、１４，１５はデー
タバスバツフア、１６，１７はこのバツフア１
４，１５の切り換えまたは方向選択を行なう制御
ロジツク、１８は共通メモリ３の読み、書きを行
なうための制御ロジツク、T1はプロセツサ１，
２の待機端子、T2は同じく割込み端子である。
ータ交信のために使用される共通メモリ、４，５
はセレクタ、ABはアドレスバス、DBはデータ
バス、CBはリード信号RD、ライト信号WT等を
送出するコントロールバスである。また、６は共
通メモリ３の使用権をいずれのプロセツサ１，２
に与えるか等のコントロールを行なうコントロー
ルユニツト、７はプロセツサ１を同期式、非同期
式のいずれの態様で使用するかを選択するマルチ
プレクサ、８，９はアドレスデコーダ、１０〜１
３は一時記憶（ラツチ）素子、１４，１５はデー
タバスバツフア、１６，１７はこのバツフア１
４，１５の切り換えまたは方向選択を行なう制御
ロジツク、１８は共通メモリ３の読み、書きを行
なうための制御ロジツク、T1はプロセツサ１，
２の待機端子、T2は同じく割込み端子である。
以下、機能、動作について説明する。
まず、同期方式にてプロセツサ間のデータ交信
を行なうには、プロセツサ１から共通メモリ３に
対してデータの読み、書きを行なうとともに、例
えばプログラムにより或る特定のコード信号をデ
ータバスDBに流し、ラツチ素子１１を利用して
ロー(L)レベルからハイ(H)レベルに立ち上がる所定
のパルスTGを生成させる。ラツチ素子１１にデ
ータを一時記憶させるための同期信号SYは、同
じくプログラムによつてデコーダ８に特定のコー
ドを与え、これをデコードすることにより作られ
る。上記パルスTGは、コントロールユニツト６
を介してプロセツサ２の割込み制御端子T2に与
えられるので、これによりプロセツサ２は割込み
処理サービスルーチンを起動する。この割込みサ
ービスルーチンにより、プロセツサ２は共通メモ
リ３に対してデータを読み、書きすることが可能
となる。なお、このとき、上記ラツチ素子１１と
同様に動作するラツチ素子１２の出力CSによつ
てマルチプレクサ７は、下側のスイツチが選択さ
れる。
を行なうには、プロセツサ１から共通メモリ３に
対してデータの読み、書きを行なうとともに、例
えばプログラムにより或る特定のコード信号をデ
ータバスDBに流し、ラツチ素子１１を利用して
ロー(L)レベルからハイ(H)レベルに立ち上がる所定
のパルスTGを生成させる。ラツチ素子１１にデ
ータを一時記憶させるための同期信号SYは、同
じくプログラムによつてデコーダ８に特定のコー
ドを与え、これをデコードすることにより作られ
る。上記パルスTGは、コントロールユニツト６
を介してプロセツサ２の割込み制御端子T2に与
えられるので、これによりプロセツサ２は割込み
処理サービスルーチンを起動する。この割込みサ
ービスルーチンにより、プロセツサ２は共通メモ
リ３に対してデータを読み、書きすることが可能
となる。なお、このとき、上記ラツチ素子１１と
同様に動作するラツチ素子１２の出力CSによつ
てマルチプレクサ７は、下側のスイツチが選択さ
れる。
一方、非同期方式は、プロセツサ２が共通メモ
リ３に対して適宜読み、書きを行ない、この間隙
をぬつてプロセツサ１が共通メモリ３を使用する
ものであるが、例えば、プロセツサ１が共通メモ
リを使用しているときに、プロセツサ２が共通メ
モリ３を使用しようとすると、コントロールユニ
ツト６から自動的に待機信号WAITが発せられ、
プロセツサ２が具有する待機端子T1を通して待
機状態にさせられる。なお、プロセツサ１が共通
メモリの使用終了と同時に待機解除となれば、プ
ロセツサ２が共通メモリ３を使用することができ
るように、コントロールユニツト６による制御が
行なわれる。具体的には、プロセツサ１が共通メ
モリ３を使用するときには、その使用要求信号を
プログラムによつて所定のコードとして発し、こ
れをデータバスDBを通してラツチ素子１０にラ
ツチさせるので、このラツチ信号RQ１が“Ｈ”
の間は、たとえプロセツサ２から共通メモリ３の
使用要求信号RQ２が発せられても、プロセツサ
２に対してはWAIT要求が掛かるようにしてい
る。なお、これは、プロセツサの立場が逆転した
場合でも、同様に行なわれる。また、上記ラツチ
信号RQ１は、プログラムによつて与えられるア
ドレスをアドレスデコーダ８にてデコードした出
力をラツチ素子１０に同期信号として与えるとと
もに、これにプロセツサからの所定のデータを与
えることにより得られるものである。一方、プロ
セツサ２側からの要求信号RQ２も、プロセツサ
２のプログラムによつて出される所定のコードを
データバスDBに流し、これをラツチ素子１３に
ラツチさせることにより得られるが、その同期
は、同じくプログラムにより生成したアドレス信
号をバスABを介してデコーダ９に与え、そのデ
コード出力を用いて行なわれる。こうすることに
より、共通メモリ３の使用権を１つのプロセツサ
にのみ専有させるように制御することができる。
リ３に対して適宜読み、書きを行ない、この間隙
をぬつてプロセツサ１が共通メモリ３を使用する
ものであるが、例えば、プロセツサ１が共通メモ
リを使用しているときに、プロセツサ２が共通メ
モリ３を使用しようとすると、コントロールユニ
ツト６から自動的に待機信号WAITが発せられ、
プロセツサ２が具有する待機端子T1を通して待
機状態にさせられる。なお、プロセツサ１が共通
メモリの使用終了と同時に待機解除となれば、プ
ロセツサ２が共通メモリ３を使用することができ
るように、コントロールユニツト６による制御が
行なわれる。具体的には、プロセツサ１が共通メ
モリ３を使用するときには、その使用要求信号を
プログラムによつて所定のコードとして発し、こ
れをデータバスDBを通してラツチ素子１０にラ
ツチさせるので、このラツチ信号RQ１が“Ｈ”
の間は、たとえプロセツサ２から共通メモリ３の
使用要求信号RQ２が発せられても、プロセツサ
２に対してはWAIT要求が掛かるようにしてい
る。なお、これは、プロセツサの立場が逆転した
場合でも、同様に行なわれる。また、上記ラツチ
信号RQ１は、プログラムによつて与えられるア
ドレスをアドレスデコーダ８にてデコードした出
力をラツチ素子１０に同期信号として与えるとと
もに、これにプロセツサからの所定のデータを与
えることにより得られるものである。一方、プロ
セツサ２側からの要求信号RQ２も、プロセツサ
２のプログラムによつて出される所定のコードを
データバスDBに流し、これをラツチ素子１３に
ラツチさせることにより得られるが、その同期
は、同じくプログラムにより生成したアドレス信
号をバスABを介してデコーダ９に与え、そのデ
コード出力を用いて行なわれる。こうすることに
より、共通メモリ３の使用権を１つのプロセツサ
にのみ専有させるように制御することができる。
同じ制御回路を用いて同期式、非同期式のいず
れを選択するかは、次のようにして行なう。
れを選択するかは、次のようにして行なう。
すなわち、コントロールユニツト６からの制御
信号はマルチプレクサ７を介してプロセツサ２に
与えられるようになつているが、このマルチプレ
クサ７におけるスイツチの選択は、プロセツサ１
のプログラムによる所定のコードをラツチ素子１
２に記憶させ、その出力信号CSを用いて行なわ
れる。例えば、待機要求信号線と割込み信号線の
２本だけならば、ラツチ素子１２からの出力は１
ビツトで良く、例えば“Ｌ”のときは待機要求信
号線を、一方“Ｈ”のときは割込み信号線をとい
う具合に選択することができる。なお、信号線が
２本以上必要な場合は、ラツチ素子１２からの出
力ビツト数を増やすだけで容易に対処することが
できる。
信号はマルチプレクサ７を介してプロセツサ２に
与えられるようになつているが、このマルチプレ
クサ７におけるスイツチの選択は、プロセツサ１
のプログラムによる所定のコードをラツチ素子１
２に記憶させ、その出力信号CSを用いて行なわ
れる。例えば、待機要求信号線と割込み信号線の
２本だけならば、ラツチ素子１２からの出力は１
ビツトで良く、例えば“Ｌ”のときは待機要求信
号線を、一方“Ｈ”のときは割込み信号線をとい
う具合に選択することができる。なお、信号線が
２本以上必要な場合は、ラツチ素子１２からの出
力ビツト数を増やすだけで容易に対処することが
できる。
第４図はマルチプレクサの選択を行なうための
変形例を示す構成図である。すなわち、上記では
プロセツサ１のプログラムによつて与えられる所
定のコード信号を利用するようにしたが、第４図
の如きマニユアル操作されるスイツチSWによつ
て“Ｈ”または“Ｌ”の信号をラツチ素子１２に
ラツチさせることによつても、同様に行なうこと
ができる。なお、ラツチ素子１２にデータをラツ
チさせるタイミング信号は、第３図の場合と同様
に、アドレスバスAB上の信号をデコーダ８によ
りデコードして得られるパルス信号にて行なうこ
とができる。また、第４図に示されるＲは入力保
護用抵抗であり、VP５は電源である。こうして、
マニユアル操作またはプログラムによつてデータ
交信を同期式に行なうか、非同期式に行なうかを
選択することが可能となり、柔軟性に富むマルチ
プロセツサシステムを提供し得ることになる。な
お、プログラムで行なう場合は、その起動時に設
定することができる。
変形例を示す構成図である。すなわち、上記では
プロセツサ１のプログラムによつて与えられる所
定のコード信号を利用するようにしたが、第４図
の如きマニユアル操作されるスイツチSWによつ
て“Ｈ”または“Ｌ”の信号をラツチ素子１２に
ラツチさせることによつても、同様に行なうこと
ができる。なお、ラツチ素子１２にデータをラツ
チさせるタイミング信号は、第３図の場合と同様
に、アドレスバスAB上の信号をデコーダ８によ
りデコードして得られるパルス信号にて行なうこ
とができる。また、第４図に示されるＲは入力保
護用抵抗であり、VP５は電源である。こうして、
マニユアル操作またはプログラムによつてデータ
交信を同期式に行なうか、非同期式に行なうかを
選択することが可能となり、柔軟性に富むマルチ
プロセツサシステムを提供し得ることになる。な
お、プログラムで行なう場合は、その起動時に設
定することができる。
第５図は第３図の制御ロジツク１８の具体例を
示す構成図である。第５図において、S1は共通メ
モリ３をイネーブル（enable）するための信号で
あり、これは、デコーダ８にてアドレスをデコー
ドした出力で駆動されるセレクタ５からの出力信
号である。S2はライト信号で、ナンドゲートNA
およびインバータゲートINによつて、信号S1，
S2の論理和、すなわち、いずれか長い方で規定さ
れる時間だけ、メモリ３をイネーブルするために
用いられ、メモリの書込み時には“Ｌ”、読込み
時には“Ｈ”となるものである。
示す構成図である。第５図において、S1は共通メ
モリ３をイネーブル（enable）するための信号で
あり、これは、デコーダ８にてアドレスをデコー
ドした出力で駆動されるセレクタ５からの出力信
号である。S2はライト信号で、ナンドゲートNA
およびインバータゲートINによつて、信号S1，
S2の論理和、すなわち、いずれか長い方で規定さ
れる時間だけ、メモリ３をイネーブルするために
用いられ、メモリの書込み時には“Ｌ”、読込み
時には“Ｈ”となるものである。
第６図はデータバツフア回路周辺部の具体例を
示す構成図である。同図において、１４，１５は
データバスバツフア、OR１，２はオアゲート、
INはインバータゲート、S1はメモリイネーブル
信号、S2はライト信号、S0はバツフア切換信号で
あり、この切換信号S0にてバツフア内の図示され
ないゲートの開閉をコントロールする。TE1，
TE2はそれぞれバツフア１４，１５のイネーブル
端子であり、上記切換信号S0と、前述のイネーブ
ル信号S1との論理和をとるオアゲートOR１，２
によつて、例えば公知のトライステートバツフア
からなるバツフア１４，１５をオン状態とする。
このとき、バツフア１４のオアゲートOR１に
は、切換信号S0がインバータINにて反転されて
与えらるため、一方のバツフアがイネーブルされ
たときは、他方のバツフアがデイエーブル
（disable）されることになる。TD1，TD2はバス
の方向性を決める端子で、前述の如くライト信号
S2によつてコントロールされ、例えば、これが
“Ｌ”のとき、バスの方向はプロセツサ側からメ
モリ側となつて、データの書込みが行われ、“Ｈ”
のときはメモリ側からプロセツサ側となつて読出
しが行なわれる。
示す構成図である。同図において、１４，１５は
データバスバツフア、OR１，２はオアゲート、
INはインバータゲート、S1はメモリイネーブル
信号、S2はライト信号、S0はバツフア切換信号で
あり、この切換信号S0にてバツフア内の図示され
ないゲートの開閉をコントロールする。TE1，
TE2はそれぞれバツフア１４，１５のイネーブル
端子であり、上記切換信号S0と、前述のイネーブ
ル信号S1との論理和をとるオアゲートOR１，２
によつて、例えば公知のトライステートバツフア
からなるバツフア１４，１５をオン状態とする。
このとき、バツフア１４のオアゲートOR１に
は、切換信号S0がインバータINにて反転されて
与えらるため、一方のバツフアがイネーブルされ
たときは、他方のバツフアがデイエーブル
（disable）されることになる。TD1，TD2はバス
の方向性を決める端子で、前述の如くライト信号
S2によつてコントロールされ、例えば、これが
“Ｌ”のとき、バスの方向はプロセツサ側からメ
モリ側となつて、データの書込みが行われ、“Ｈ”
のときはメモリ側からプロセツサ側となつて読出
しが行なわれる。
第７図は第３図におけるコントロールユニツト
の具体例を示す構成図である。第７図において、
NA１〜５はナンドゲート、IN１〜３はインバー
タゲート、S0は切換信号、RQ１，２はそれぞれ
ラツチ素子１０，１３の出力信号、S3，S4はそれ
ぞれデコーダ８，９の出力信号である。
の具体例を示す構成図である。第７図において、
NA１〜５はナンドゲート、IN１〜３はインバー
タゲート、S0は切換信号、RQ１，２はそれぞれ
ラツチ素子１０，１３の出力信号、S3，S4はそれ
ぞれデコーダ８，９の出力信号である。
ここで、例えばプロセツサ１が共通メモリ３を
使用しようとするときは、要求信号RQ１を
“Ｈ”レベルにする。このとき、プロセツサ２側
からの要求信号RQ２がなくて“Ｌ”レベルであ
るとすると、回路の論理構成から切換信号S0は
“Ｌ”レベルとなり、プロセツサ１による共通メ
モリ３の使用が可能となる。なお、この状態で
は、プロセツサ１，２に対するWAIT要求信号
はともに“Ｈ”レベルである。次いで、プロセツ
サ２による共通メモリの使用要求があつて要求信
号RQ２が“Ｌ”→“Ｈ”になると、切換信号S0
の論理は“Ｌ”を保持するが、プロセツサ２から
のイネーブル信号S4が“Ｈ”となるため、ナンド
ゲートNA２の出力は“Ｌ”となつて、プロセツ
サ２に対してWAIT要求が掛かる。その後、プ
ロセツサ１が共通メモリ３の使用を終了して要求
信号RQ１を“Ｈ”→“Ｌ”にしたときに始め
て、切換信号S0は“Ｌ”→“Ｈ”となり、これが
インバータIN１にて“Ｌ”にされてナンドゲー
トNA２に与えられるため、その出力は“Ｌ”→
“Ｈ”となつてWAIT要求が解除され、プロセツ
サ２による共通メモリ３の使用が可能となる。な
お、同図におけるナンドゲートNA３，NA４に
よつてＲ―Ｓ型フリツプフロツプが形成され、こ
れによつて、プロセツサ１，２による信号を互い
に排他的に切り換えるようにしている。なお、プ
ロセツサ２が共通メモリを使用しているときの動
作も上記と同様であり、この状態でプロセツサ１
が使用要求を発すれば、プロセツサ１に対して
WAIT要求が掛かることになる。
使用しようとするときは、要求信号RQ１を
“Ｈ”レベルにする。このとき、プロセツサ２側
からの要求信号RQ２がなくて“Ｌ”レベルであ
るとすると、回路の論理構成から切換信号S0は
“Ｌ”レベルとなり、プロセツサ１による共通メ
モリ３の使用が可能となる。なお、この状態で
は、プロセツサ１，２に対するWAIT要求信号
はともに“Ｈ”レベルである。次いで、プロセツ
サ２による共通メモリの使用要求があつて要求信
号RQ２が“Ｌ”→“Ｈ”になると、切換信号S0
の論理は“Ｌ”を保持するが、プロセツサ２から
のイネーブル信号S4が“Ｈ”となるため、ナンド
ゲートNA２の出力は“Ｌ”となつて、プロセツ
サ２に対してWAIT要求が掛かる。その後、プ
ロセツサ１が共通メモリ３の使用を終了して要求
信号RQ１を“Ｈ”→“Ｌ”にしたときに始め
て、切換信号S0は“Ｌ”→“Ｈ”となり、これが
インバータIN１にて“Ｌ”にされてナンドゲー
トNA２に与えられるため、その出力は“Ｌ”→
“Ｈ”となつてWAIT要求が解除され、プロセツ
サ２による共通メモリ３の使用が可能となる。な
お、同図におけるナンドゲートNA３，NA４に
よつてＲ―Ｓ型フリツプフロツプが形成され、こ
れによつて、プロセツサ１，２による信号を互い
に排他的に切り換えるようにしている。なお、プ
ロセツサ２が共通メモリを使用しているときの動
作も上記と同様であり、この状態でプロセツサ１
が使用要求を発すれば、プロセツサ１に対して
WAIT要求が掛かることになる。
この発明によれば、複数のプロセツサ間で共通
メモリを介してデータ交信を行なうマルチプロセ
ツサシステムにおいて、プロセツサ間で同期式ま
たは非同期式のいずれにてもデータ交信が可能と
なるようにその制御を行なう制御回路と、その方
式選択を行なう選択回路とを設けることにより、
極めて簡単にマルチシステムに組み込むことがで
きるので、システムの目的や同期方式の相違に関
係なく柔軟に対処することができる利点がもたら
されるものである。
メモリを介してデータ交信を行なうマルチプロセ
ツサシステムにおいて、プロセツサ間で同期式ま
たは非同期式のいずれにてもデータ交信が可能と
なるようにその制御を行なう制御回路と、その方
式選択を行なう選択回路とを設けることにより、
極めて簡単にマルチシステムに組み込むことがで
きるので、システムの目的や同期方式の相違に関
係なく柔軟に対処することができる利点がもたら
されるものである。
第１図は一般的なマルチプロセツサシステムに
おけるプロセツサ間のデータ交信方式を説明する
ための説明図、第２図はこの発明の実施例を示す
システム構成図、第３図はこの発明における制御
回路の具体例を示す構成図、第４図はマルチプレ
クサ選択方式の変形例を示す構成図、第５図は制
御ロジツクの具体例を示す構成図、第６図はデー
タバスバツフア周辺回路部の具体例を示す構成
図、第７図はコントロールユニツトの具体例を示
す構成図である。 符号説明、１，２，PR…プロセツサ、３，
CM…共通メモリ、４，５…セレクタ、６…コン
トロールユニツト、７…マルチプレクサ、８，９
…デコーダ、１０〜１３…一時記憶（ラツチ）素
子、１４，１５…データバスバツフア、１６〜１
８制御ロジツク、MUT…マスタユニツト、SUT
１，２，Ｎ…スルーブユニツト、CT…制御回路、
BS…共通バス、AB…アドレスバス、DB…デー
タバス、CB…コントロールバス、SW…マニユ
アルスイツチ、IN，IN１〜３…インバータゲー
ト、NA，NA１〜５…ナンドゲート、OR１，２
…オアゲート。
おけるプロセツサ間のデータ交信方式を説明する
ための説明図、第２図はこの発明の実施例を示す
システム構成図、第３図はこの発明における制御
回路の具体例を示す構成図、第４図はマルチプレ
クサ選択方式の変形例を示す構成図、第５図は制
御ロジツクの具体例を示す構成図、第６図はデー
タバスバツフア周辺回路部の具体例を示す構成
図、第７図はコントロールユニツトの具体例を示
す構成図である。 符号説明、１，２，PR…プロセツサ、３，
CM…共通メモリ、４，５…セレクタ、６…コン
トロールユニツト、７…マルチプレクサ、８，９
…デコーダ、１０〜１３…一時記憶（ラツチ）素
子、１４，１５…データバスバツフア、１６〜１
８制御ロジツク、MUT…マスタユニツト、SUT
１，２，Ｎ…スルーブユニツト、CT…制御回路、
BS…共通バス、AB…アドレスバス、DB…デー
タバス、CB…コントロールバス、SW…マニユ
アルスイツチ、IN，IN１〜３…インバータゲー
ト、NA，NA１〜５…ナンドゲート、OR１，２
…オアゲート。
Claims (1)
- １ 少なくとも待機要求素子と割込み要求素子と
をそれぞれ有する複数のプロセツサ間で共通メモ
リを介して互いにデータ交信を行なうマルチプロ
セツサシステムにおいて、該プロセツサの少なく
とも１つには自プロセツサから他プロセツサに対
して共通メモリとのデータ交信を同期式で行なう
ための割込み信号と自または他プロセツサに対し
て共通メモリとのデータ交信を非同期式で行なう
ための待機要求信号とのいずれかを送出してその
制御を行なうコントロール手段と、所定信号を一
時記憶し該記憶出力にもとづいてコントロール手
段からの割込みまたは待機要求信号のいずれか一
方のみを選択する選択手段とを設け、該選択手段
にていずれか一方の同期方式を選択してデータ交
信を行なうことを特徴とするマルチプロセツサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025160A JPS60169971A (ja) | 1984-02-15 | 1984-02-15 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025160A JPS60169971A (ja) | 1984-02-15 | 1984-02-15 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169971A JPS60169971A (ja) | 1985-09-03 |
| JPH024934B2 true JPH024934B2 (ja) | 1990-01-31 |
Family
ID=12158265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025160A Granted JPS60169971A (ja) | 1984-02-15 | 1984-02-15 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169971A (ja) |
-
1984
- 1984-02-15 JP JP59025160A patent/JPS60169971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60169971A (ja) | 1985-09-03 |
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