JPH0786870B2 - コプロセツサのデータ転送制御方法およびその回路 - Google Patents

コプロセツサのデータ転送制御方法およびその回路

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JPH0786870B2
JPH0786870B2 JP63091406A JP9140688A JPH0786870B2 JP H0786870 B2 JPH0786870 B2 JP H0786870B2 JP 63091406 A JP63091406 A JP 63091406A JP 9140688 A JP9140688 A JP 9140688A JP H0786870 B2 JPH0786870 B2 JP H0786870B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主プロセッサに用途向けの専用機能を付加する
コプロセッサに係り、特にメモリの読み書きを頻繁に必
要とするデータ処理用コプロセッサに好適なメモリのア
クセス方法およびメモリアクセスの制御回路に関する。
〔従来の技術〕
従来、コプロセッサが外部のメモリとの間でデータ転送
を行う場合、米国のインテル社の数値演算プロセッサ80
87（intel,Microprocessor and Peripheral Handbook V
olume I−Microprocessor,230843−004,pp2−122〜pp2
−143）のように主プロセッサがコプロセッサのための
入出力命令を実行する際にメモリアドレスを計算・出力
し、このアドレス値をコプロセッサがメモリデータの先
頭アドレスとして記憶した後、コプロセッサがコプロセ
ッサに内蔵したメモリアクセス制御回路を起動して先頭
アドレスを起点とする必要語数のメモリアクセスを行う
方法が採られている。また、米国モトローラ社のマイク
ロプロセッサMC68020（Motorola,MC68020 32−Bit Micr
oprocessor User′s Manual,pp8−１〜pp8−７）のよう
にコプロセッサの制御情報は主プロセッサがコプロセッ
サとの交信用レジスタを読み書きすることで伝達し、メ
モリデータをコプロセッサがアクセスする場合には、コ
プロセッサは主プロセッサに対してメモリの読み書きを
要求し、主プロセッサがこれに対応して実際のメモリの
読み書きとメモリから読みとったデータをコプロセッサ
の交信用レジスタに書き込み、または交信用レジスタか
ら読みとったデータをメモリに書き込む方法が採られて
いる。
〔発明が解決しようとする課題〕
上記従来技術は前者の方法ではコプロセッサ側にDMACな
どのメモリアクセス制御回路を内蔵する必要があるた
め、費用・開発工数が増加する傾向がある。後者の方法
では主プロセッサがメモリの読み書きとコプロセッサの
交信用レジスタの読み書きを繰り返す必要があるため、
データの転送効率が低下するという問題がある。
本発明の目的は上記のような従来のコプロセッサによる
メモリアクセス方法の問題を改善し、簡単なインターフ
ェースで効率よくメモリをアクセスすることのできるコ
プロセッサのメモリアクセス方法とその制御回路を提供
することにある。
〔課題を解決するための手段〕
本発明ではアドレスバス，データバスとメモリの読み書
き・タイミング制御を行う制御信号を伝達する制御バス
から成るメモリバスに対して主プロセッサを接続し、コ
プロセッサはデータバスと制御バスのみを用いてメモリ
バスに接続し、コプロセッサがメモリを読み書きする際
には主プロセッサがアドレスバスと制御バスを駆動し、
コプロセッサは制御バスの状態を監視してデータバスの
駆動を行う。
〔作用〕
主プロセッサはコプロセッサのメモリ読み書きを制御す
る際にアドレスバス及び制御バスを通常のメモリ読み書
きと同様に駆動・制御し、従ってメモリバスに接続され
るメモリ装置は通常と全く同一の読み書き動作を行う。
この時主プロセッサのデータ入出力端子を高抵抗状態に
制御することにより主プロセッサはデータバスから電気
的に切り離され、従ってコプロセッサが直接データバス
を使用することが可能になる。コプロセッサは制御バス
の状態を監視することによりメモリの読み書きの区別，
タイミングの制御状態を知ることができ、これに従って
データバスを通じてメモリとの間のデータ転送を行うこ
とができる。
本発明ではコプロセッサはデータバスとの交信を行うだ
けであり、複雑なメモリ制御回路を内蔵する必要はな
い。コプロセッサにメモリ装置から読み出したデータを
読み取らせるためには、主プロセッサのデータ入出力端
子を高抵抗状態として主プロセッサがメモリの読み出し
制御を行い、この結果読み出されるデータをコプロセッ
サがデータバスから読み取る。従って、主プロセッサが
メモリバスからデータを読み取った後、コプロセッサに
送信するよりも短時間、かつ単純な制御でコプロセッサ
にメモリのデータを与えることができる。また、コプロ
セッサのデータをメモリ装置に書き込ませるためには、
主プロセッサのデータ入出力端子を高抵抗状態として主
プロセッサがメモリの書き込み制御を行い、同時にコプ
ロセッサが書き込むべきデータをデータバスに出力して
メモリ装置に書き込む。従って、主プロセッサがコプロ
セッサからメモリに書き込むべきデータを読み取った
後、メモリに書き込むよりも短時間、かつ単純な制御で
コプロセッサのデータをメモリに書き込むことができ
る。
〔実施例〕
以下、本発明の第１の実施例を第１図〜第４図により説
明する。
第１図は本発明の第１の実施例の全体概略構成を示すブ
ロック図である。第１図において、１は主プロセッサ、
２はコプロセッサ、３は主プロセッサのデータ入出力信
号とデータバスの間の送受信を行うデータトランシー
バ、４はコプロセッサのメモリ読み書きを制御するコプ
ロセッサメモリアクセス制御信号、５はメモリバスの制
御信号を伝達する制御バス、６はメモリバスのアドレス
信号を伝達するアドレスバス、７はメモリバスのデータ
信号を伝達するデータバス、８はメモリバスに接続した
メモリ装置である。第２図は第１図実施例における主プ
ロセッサのメモリアクセスのタイミングを示すタイミン
グチャート、第３図は第１図実施例におけるコプロセッ
サのメモリアクセスのタイミングを示すタインミングチ
ャートである。
第１図においては、主プロセッサ１はデータトランシー
バ３を介してデータバス７に接続されている。データト
ランシーバ３は主プロセッサ１がメモリバスに対して読
み書き動作を行う際に制御バス５により入・出力方向の
切り換えを行って主プロセッサ１のデータ入出力方向の
制御を行い、さらにコプロセッサメモリアクセス制御信
号４により制御バス５の制御に優先して入出力信号を高
抵抗状態として主プロセッサ１とデータバス７とを電気
的に切り離す機能を持つ。コプロセッサ２はコプロセッ
サメモリアクセス制御信号４によりデータトランシーバ
３が高抵抗状態となっている期間にデータバス７との間
でデータ転送を行い、メモリ装置８の読み書きを行う。
主プロセッサ１がメモリ装置８の読み書きを行う場合、
第２図タイミングチャートに示すように、主プロセッサ
がアドレス，リード／ライト信号などのメモリバス制御
信号を出力し、メモリの読み出しであればこれらの信号
に応じてメモリ装置８が読み出しデータを出力し、主プ
ロセッサ１がこの読み出しデータを内部に読み取り、メ
モリの書き込みであれば主プロセッサ１はアドレス，メ
モリバス制御信号の出力を行うとともに書き込みデータ
を出力し、メモリ装置８に対して主プロセッサ１の出力
データが書き込まれる。この間データトランシーバ３は
コプロセッサメモリアクセス制御信号４により制御バス
５に従って入出力制御を行うようにし、コプロセッサ２
はコプロセッサメモリアクセス制御信号４によりメモリ
の読み書きを行わずコプロセッサ２自身のデータ入出力
端子を高抵抗状態として主プロセッサのメモリ読み書き
を妨げないように制御する。
コプロセッサ２がメモリ装置８の読み書きを行う場合も
主プロセッサ１がアドレス，メモリバス制御信号を出力
するが、コプロセッサメモリアクセス制御信号４により
データトランシーバ３を高抵抗状態とし、データバス７
をコプロセッサ２に譲渡する。コプロセッサ２はコプロ
セッサメモリアクセス制御信号４によりデータバス７の
使用権を得、メモリ読み出しであればメモリ装置８から
主プロセッサ１が出力するアドレス，メモリバス制御信
号に応じて読み出されたデータをコプロセッサ２の内部
に読み取り、メモリの書き込みであれば主プロセッサ１
のアドレス，メモリバス制御信号の出力のタイミングに
合わせてコプロセッサ２自身のデータ入出力端子からメ
モリ装置８に書き込むべきデータの出力を行い、メモリ
装置８の主プロセッサ１が指定するアドレスにコプロセ
ッサ２の出力データを書き込む。
以上に説明したように、本実施例によれば、実質的なメ
モリの読み書き制御は主プロセッサに本来内蔵されてい
る制御回路を利用して行うことができ、コプロセッサに
はデータの入出力制御のみを行う簡単な制御回路だけを
内蔵すればよい。このため、本実施例は簡単かつ低い経
費で実施することができるという特徴をもつ。また、主
プロセッサはコプロセッサのメモリ読み書きに際して主
プロセッサのメモリ読み書きを行う場合と同じメモリ制
御を行えばよく、コプロセッサに対して特別なサービ
ス、例えばメモリから読み取ったデータを別途コプロセ
ッサに転送するといったサービスを行う必要はない。従
って、主プロセッサ側にも特別なハードウェアを付加す
る必要がなく、かつコプロセッサのサービスを行うため
の主プロセッサ側のオーバヘッドも最小限で済むという
特徴も合わせ持つ。
第１図実施例では説明を判り易くするためにデータトラ
ンシーバ３は主プロセッサ１の外部に設けるものとして
いるが、今日のLSI化技術によれば、データトランシー
バ３を主プロセッサ１の内部論理として単一のLSIデバ
イスとして実現することは極めて容易である。
第４図は第１図に示したコプロセッサ２に組み込むデー
タバスインタフェース回路の一例を示すブロック図であ
る。
第４図において第１図と同一の回路部分には同一番号を
付してある。第４図において、21はメモリに書き込もう
とする書き込みデータ、22はメモリから読み出してコプ
ロセッサ２の内部に取り込む読み取りデータ、23はコプ
ロセッサ２に内蔵してデータバス７との間でデータの送
受信を行うデータトランシーバ、24と25はアンドゲー
ト、26はインバータ、27は制御バス５から供給されるリ
ード／ライト制御信号、28は制御バス５から供給される
レディタイミング信号である。リード／ライト制御信号
27はメモリバスに対して読み出しを行うか書き込みを行
うかを指示する信号であって、第４図ではリード／ライ
ト制御信号27が論理値１を示すときに読み出し、論理値
０を示すときに書き込みを行うものとしている。（これ
以外にもリード／ライト制御信号を独立した信号として
メモリの読み書きを行う方法、他の信号と合わせてコー
ド化して制御バス上に出力し、メモリバスに接続する装
置がそれぞれこれをデコードして対応する動作を行わし
める方法などがあるが、読み出しと書き込みの指示を行
うことが本質である。）また、レディタイミング信号28
はメモリバスの読み出し・書き込みの終了を示す信号で
あり、読み出しを行う場合にはデータバス７上にメモリ
から有効な読み出しデータが出力されていることを示
す。第４図に示す例ではレディタイミング信号28によ
り、メモリ読み出し時にデータバス７から有効なデータ
を取り込むタイミングを知る。メモリバスの構成が異な
るシステムであっても、一般にメモリの読み出しを行う
ためにはメモリからバス上に有効なデータが出力される
タイミングを知らなければならず、従って、レディタイ
ミング信号28に相当するタイミング信号をバス制御信号
から生成することができる。
以下、第４図に示したコプロセッサ２のデータバスイン
ターフェース回路の動作を説明する。
コプロセッサ２にメモリから読み出したデータを読み取
らせる場合、リード／ライト制御信号27は論理値１を示
し、インバータ26の働きによりアンドゲート25の出力は
論理値０に固定され、この結果データトランシーバ23の
出力側端子は高抵抗状態となり、データバス７からのデ
ータを受けいれられる状態になる。コプロセッサメモリ
アクセス制御信号４はメモリの読み出しのタイミングに
合わせてコプロセッサ２に対してメモリの読み取りを指
示するため論理値１を与え、レディタイミング信号28が
論理値１を示してデータバス７上のデータが有効である
ことを示すとアンドゲート24の出力が論理値１となっ
て、読み取りデータ22がコプロセッサ２の内部に取り込
まれる。
コプロセッサ２からメモリ８にデータを書き込ませる場
合、リード／ライト制御信号27は論理値０を示し、アン
ドゲート24の出力は論理値０に固定され、従って読み取
りデータ22はコプロセッサ２の内部には取り込まれな
い。コプロセッサメモリアクセス制御信号４はコプロセ
ッサ２にメモリ書き込みを指示するため、メモリ８の書
き込みのタイミングに合わせて論理値１を示し、インバ
ータ26によりリード／ライト制御信号27はその論理値を
０から１に反転されてアンドゲート25に入力される。こ
の結果、アンドゲート25は論理値１を出力し、データト
ランシーバ23はこれによって書き込みデータ21をデータ
バス７上に出力し、メモリに対する書き込みデータとす
る。
以上に説明したように、本実施例によれば、コプロセッ
サ２に組み込むメモリインタフェース回路は、第４図に
示したような極めて簡単な構成で実現できる。
第１図から第４図までに示した本発明の第１の実施例で
は、主プロセッサ１がメモリ８の読み書きを行う場合と
コプロセッサ２がメモリ８の読み書きを行う場合とを切
り換えるために、コプロセッサメモリアクセス制御信号
４を与える必要がある。コプロセッサメモリアクセス制
御信号は、主プロセッサ１が実質的な制御を行うメモリ
８の読み書き動作に対して発生するので、主プロセッサ
１の動作状態，実行命令を解析することにより生成する
ことができる。最も簡単な方法としては、メモリバス上
のアドレス空間を主プロセッサメモリ空間とコプロセッ
サ空間とに分け、主プロセッサがメモリの読み書きを行
う際に発生するアドレス信号をデコードしてコプロセッ
サメモリアクセス制御信号とする方法がある。これに似
た方法として、主プロセッサが発生する状態信号をデコ
ードし、主プロセッサが第１の状態にあってメモリの読
み書きを行う場合と第２の状態にあってメモリの読み書
きを行う場合とでコプロセッサメモリアクセス制御信号
の切り換えを行う方法がある。また、主プロセッサの命
令セットにコプロセッサのメモリ読み書き制御命令を定
義し、主プロセッサがこの命令を実行するのと同一のタ
イミングでコプロセッサメモリアクセス信号を制御する
方法がある。このためには、主プロセッサ内部の命令実
行部から直接実行中の命令のデコード結果をコプロセッ
サメモリアクセス制御信号として出力する方法、主プロ
セッサがプログラムを実行するためにメモリから取り込
む命令語と主プロセッサの命令実行状態を監視してコプ
ロセッサメモリアクセス制御信号を生成する方法があ
る。
第５図は上述した主プロセッサ１の命令実行状態を監視
することによりコプロセッサ２のメモリアクセス制御信
号を生成する方法を用いてコプロセッサ２とメモリ８の
間のデータ転送を制御する回路の一実施例を示すブロッ
ク図である。第５図において、第１図から第４図と同一
の回路部分には同一番号を付してある。第５図におい
て、９は主プロセッサの命令実行状態，実行命令に関す
る情報を伝達する主プロセッサ状態信号、10は主プロセ
ッサ状態信号９をデコードして主プロセッサがコプロセ
ッサのメモリの読み書き制御命令を実行しようとしてい
る、あるいは実行していることを検出するデコーダ、11
はデコーダ10が出力するコプロセッサメモリアクセス許
可信号、12はコプロセッサメモリアクセス許可信号11の
入力によってデータトランシーバ３を高抵抗化するプロ
セッサメモリアクセス制御信号４を制御バス５のタイミ
ングに合わせて発生するデータトランシーバ高抵抗化回
路である。
第５図において、主プロセッサ１がコプロセッサ２のメ
モリの読み書き制御命令を実行すると、主プロセッサ状
態信号９のデコードによりデコーダ10がコプロセッサメ
モリアクセス許可信号11を発生する。コプロセッサ２は
コプロセッサメモリアクセス許可信号11によりメモリバ
スの使用権を得、制御バス５によりメモリバスのタイミ
ングに合わせてデータバス７との間でデータ転送を行
う。なお、コプロセッサ２はコプロセッサメモリアクセ
ス許可信号11を受けて、コプロセッサメモリアクセス制
御信号４に相当する信号を作成する回路的修正が必要で
あるが、当業者によれば極めて容易になされうるのでこ
こでは省略する。このときデータトランシーバ高抵抗化
回路12は、コプロセッサメモリアクセス許可信号11の入
力により、制御バス５のタイミングに従ってコプロセッ
サメモリアクセス制御信号４を発生してデータトランシ
ーバ３を高抵抗状態として主プロセッサ１とデータバス
７を電気的に切り離し、コプロセッサ２のデータ転送に
障害を与えないようにする。
第５図の実施例によればコプロセッサメモリアクセス制
御信号４をデコーダ10と制御バスのタイミングを取るた
めのデータトランシーバ高抵抗化回路12で生成すること
ができる。また、主プロセッサ状態信号９のデコード結
果と制御バスの動作タイミングによりコプロセッサメモ
リアクセス制御信号４を発生するので、何らかの原因に
より主プロセッサ１によるメモリの読み書き制御動作が
保留された場合でもコプロセッサのメモリ読み書きに障
害を生じることがない。また、主プロセッサ１が命令語
を実行している間に次に実行すべき命令を予めメモリか
ら読み取っておく命令先取り方式によって実行制御を行
っている場合、主プロセッサ１の外部から先取りされた
命令語の実行時点を知るためには、主プロセッサ１の状
態信号とメモリバスの制御状態を監視する必要がある。
第５図に示した実施例では、このような場合にも容易に
対応できるという利点がある。
主プロセッサ１が実行する命令語のデコードによりコプ
ロセッサ２のメモリ読み書きを制御する命令を識別する
ためには、主プロセッサ１の命令セットの中にコプロセ
ッサ２のメモリ読み書きを制御する命令語を定義してお
かなければならない。本発明ではコプロセッサ２のメモ
リ読み書き制御命令を実行する際には主プロセッサ１は
通常のメモリ読み書きと同様のメモリバス制御を行う必
要がある。このためには主プロセッサ１のメモリ読み書
き命令語の定義に対して、メモリの読み書きを行うのが
主プロセッサ１であるのかコプロセッサ２であるのかを
指定するためのコプロセッサ入出力制御情報を付加して
おくのが簡単である。すなわち、主プロセッサ１はメモ
リの読み書き命令語を解釈して実行する際には、コプロ
セッサ入出力制御情報の内容に関りなくメモリの読み書
き動作を行うようにし、コプロセッサ入出力制御情報に
よってコプロセッサメモリアクセス制御信号の発生，コ
プロセッサ２のデータバスに対するデータ転送制御，主
プロセッサ１のデータトランシーバ３の高抵抗化制御を
行うようにすることができる。
さて、コプロセッサのメモリの読み書きはコプロセッサ
の処理内容，処理所要時間によっどの時点で必要になる
かが決定するため、主プロセッサがその時点を予想して
コプロセッサのメモリの読み書きを制御するのが困難な
場合がある。これを解決するためにはコプロセッサが処
理の進行に伴ってメモリの読み書きが必要になった時点
で主プロセッサに対してメモリの読み書き動作を要求
し、主プロセッサがコプロセッサの要求に応じてメモリ
の読み書きのサービスを行う方法がある。またはコプロ
セッサはメモリの読み書きの要求状態をレジスタに記録
し、主プロセッサが随時このレジスタを読み取ってコプ
ロセッサのメモリ読み書きの要求の有無を調べ、要求が
あればそれに応じてメモリの読み書きのサービスを行う
方法がある。
第６図は上記したようなコプロセッサ２から主プロセッ
サ１に対してメモリ８の読み書きサービスを要求する方
法を用いた本発明の第３の実施例を示すブロック図であ
る。第６図において、第１図から第５図と同一の回路部
分には同一番号を付してある。第６図において、29はコ
プロセッサ２の実行制御と入出力制御を行う制御部、30
は主プロセッサ１がメモリを読み書きする際に出力する
アドレス、31は主プロセッサ１がメモリの書き込みを行
う際に出力する書き込みデータ、32は主プロセッサ１が
メモリの読み取りを行う際に内部に取り込む読み出しデ
ータ、33は主プロセッサ１の実行制御と入出力制御を行
う制御部、34は主プロセッサ１が実行する命令語を保持
する命令レジスタ、35はコプロセッサ２が主プロセッサ
１に対してメモリの読み書きサービスを要求しているこ
とを伝達するサービス要求信号である。
第６図実施例はデータトランシーバ３とデコーダ10を主
プロセッサ１の内部に、データトランシーバ高抵抗化回
路12をコプロセッサ２の内部にそれぞれ組み込んだ例を
示している。
第６図実施例において、主プロセッサ１がメモリの読み
書きを行う場合は、データトランシーバ３を通じて、主
プロセッサ１とデータバス７の間で書き込みデータ31,
読み出しデータ32が転送される。コプロセッサ２がメモ
リの読み書きを行う場合は、コプロセッサ２の制御部29
がサービス要求信号35を発生し、主プロセッサ１にメモ
リの読み書きサービスを要求する。主プロセッサ１の制
御部33はサービス要求信号35を割り込み要求として受け
とり、コプロセッサ２のメモリ読み書きサービスを行う
サービスプログラムに実行制御を移す。サービスプログ
ラム中でコプロセッサのメモリ読み書き制御命令を実行
すると命令レジスタ34を命令語がロードされ、制御部33
がこの命令を実行する状態になるとデコーダ10がコプロ
セッサメモリアクセス許可信号11を発生する。データト
ランシーバ高抵抗化回路12はコプロセッサメモリアクセ
ス許可信号11を受けとると制御部29に対して入出力動作
が可能となったことを報知し、コプロセッサメモリアク
セス制御信号４により主プロセッサ１のデータトランシ
ーバ３を高抵抗状態としてデータバス７から主プロセッ
サ１を電気的に切り離し、コプロセッサ２のデータトラ
ンシーバ23を通じてコプロセッサ２がデータバス７との
間でデータ転送を行えるようにする。主プロセッサ１が
命令レジスタ34にロードしたコプロセッサのメモリ読み
書き制御命令を実行することにより、メモリの読み書き
動作を開始すると、主プロセッサ１により制御バス5,ア
ドレスバス６が駆動されてメモリの読み書きが行われ、
データバス７はコプロセッサ２により使用されてメモリ
から読み出されたデータがコプロセッサ２の読み出しデ
ータ22として読み取られ、あるいはコプロセッサ２の書
き込みデータ21がメモリに書き込まれる。
以上に説明したように、第６図実施例によればコプロセ
ッサはメモリのデータの読み書きが必要になった時点で
主プロセッサに対してサービスを要求し、主プロセッサ
はサービスが要求された時点でコプロセッサのメモリ読
み書き制御命令を実行すればよく、サービスが要求され
ていない間はコプロセッサの処理・サービスとは独立し
た処理を行うことができる。
第７図〜第10図は本発明の第４の実施例を説明するため
図である。本実施例においては、コプロセッサとして、
イメージプロセッサなどのデータ処理デバイス200を、
データトランシーバ3,23として３ステートバッファを用
いると共に、制御バス，アドレスバス，データバスから
なる共通バス60に入出力装置70が接続されており、主プ
ロセッサとしてのプロセッサ100にはマイクロプログラ
ム格納メモリ40が外付けされている。
本実施例において、プロセッサ100は共通バス60に対し
て、アドレス線66,制御線65を介してアドレスとバス制
御信号を出力し、メモリ８あるいは入出力装置70とデー
タを転送できる他に、マイクロプログラムを専用の格納
メモリ40に格納し、処理シーケンスをアドレス線66を介
してアドレスを出力して、内部のデコーダにデータ線67
を介して取り込み動作する。データ処理デバイス200
は、アドレスおよびバス制御信号生成機構を有せず、制
御線65から入力される信号の組合せで、データ線67から
データを取り込み、処理終了後、外部に対してステータ
ス線68を用いても処理終了を提示する。
データ処理デバイス200を制御する外部のプロセッサ
は、後で詳述するようにステータス線68で示された結果
により、制御線65から制御信号を入力し、データ線67か
ら処理されたデータを受けとる。３ステートバッファ3,
23は、後で詳述するように第９図（ａ）に示す真理値表
に従って動作する。インタフェース回路50は格納メモリ
40より出力されるデータと共通バス60から制御線６を介
して入力する制御信号からデータ処理デバイス200,3ス
テートバッファ3,23の制御信号を生成する。又、インタ
フェース回路50はデータ処理デバイス200がステータス
信号68を通して出力してくるデータ処理終了のフラグ，
データ転送要求のフラグをラッチしておき、プロセッサ
100がアクセスすると、上記フラグを共通バス60に出力
する機能，プロセッサ100がデータ処理デバイス200に対
して出力する命令をラッチしておき必要な場合に制御線
65を使用して出力する機能を有する。インタフェース回
路50は第５図に示した実施例同様、デコーダ10,データ
トランシーバ高抵抗化回路12などから構成されている。
データトランシーバ高抵抗化回路12の具体的構成は後に
第８図を用いて詳述する。共通バス60に接続されたメモ
リ８は、共通バス60からアドレス線66,制御線65を介し
て送られるアドレスと制御信号によりデータ線67を介し
てデータを共通バス60に出力あるいは入力する。入出力
装置70は共通バス60からアドレス線66,制御線65を介し
て送られるアドレスと制御信号により、共通バス60上の
データをデータ線67を介して外部記憶装置（図示せず）
へ入出力したり、表示装置（図示せず）にデータを出力
する機能を有する。
第８図はインターフェース回路50の内部構造と、プロセ
ッサ100,データ処理デバイス200,3ステートバッファ3,2
3間との信号の接続を示した図である。インタフェース
回路50はデコーダ10とデータトランシーバ高抵抗化回路
12などからなり、データトランシーバ高抵抗化回路12
中、52はＤフリップフロップであり、第９図（ｃ）に示
した真理値表に従って動作する。
デコーダ10はマイクロプログラムの内容と制御線の状態
によりデータ処理デバイス200の動作を制御する信号を
出力するか、共通バス60から与えられたデータをデコー
ドして、先に述べたように、データ処理デバイス200に
制御線65を介して制御信号を出力する。55はラッチ回路
であり、データ処理デバイス200がステータス線68に出
力したステータスをラッチし、プロセッサ100のアクセ
スに応じてセレクタ56,入出力バッファ54を通して、ラ
ッチ結果をデータ線67に出力する。セレクタ56はアドレ
ス線66を介したプロセッサ100からの出力アドレスに応
じて入出力バッファ54をデコーダ10に接続するかラッチ
回路55に接続するかを選択する。
第10図は第８図の回路のタイムチャートの概略である。
以下、第８図〜第10図を用いて本実施例の動作を説明す
る。プロセッサ100はプログラムに従ってデータ転送お
よび演算を実行するが第９図（ｂ）に示すプログラムの
ｉビット目に“1"が立っていた場合には、アドレス線6
6,データ線67を介してアドレスとバス制御信号のみを共
通バス60に出力し、データ線をハイインピーダンスにし
なければならないが、プロセッサ100のハードウェア構
成がそのように作られていない時には、格納メモリ40を
プロセッサ100がアクセスして得られるデータ（制御命
令）の一部をデータ線67を介してインタフェース回路50
に入力する。
今、プロセッサ100のマイクロプログラムが、第９図
（ｂ）に示したｎビットであり、第ｉ番目のビットでデ
ータ処理デバイス200がデータを入出力し処理すること
を制御する場合、第ｉ番目のデータをデータ線67中のRW
EN−Ｐという信号線にしてインタフェース回路50に入力
する。インタフェース回路50ではRWEN−Ｐ＝“H"であれ
ばインバータ51の出力が“L"となりＤフリップフロップ
52のＱ出力▲▼は“H"となる。▲▼は３ス
テートバッファ３の▲▼端子に接続されているので
３ステートバッファ３は第９図（ａ）の真理値表に従
い、ハイインピーダンスとなりプロセッサ100のデータ
線67と共通バス60は電気的に切り離される。同時に▲
▼＝“H"の時▲▼はもう一つのインバータ51
の入力であるので、出力▲▼は“L"となり、３ス
テートバッファの▲▼を“L"としハイインピーダン
ス状態が解除され、データ処理デバイス200と共通バス
が電気的に接続される。
プロセッサ100が出力するアドレスとバス制御信号であ
るバス信号BSU−N,リードライト制御信号RD/▲▼に
よりメモリ8,入出力装置70がアクセスされる。リード時
は、第10図に示したタイムチャートによりメモリ８又は
入出力装置70はデータを共通バス60に出力するので、イ
ンタフェース回路50はバス信号信号BSU−Ｎ＝“L"の間
にリードライト制御信号RD/▲▼と▲▼の組
合せで、デコーダ10より制御信号をデータ処理デバイス
200に出力し、共通バス60上のデータをリードさせる。
ライト時には、共通バス60上へデータを出力する制御信
号をデータ処理デバイス200に与えてメモリ８あるいは
入出力装置70に対してデータを出力させる。データ転送
が終了するとプロセッサ100はバス使用信号BSU−Ｎを
“L"から“H"にするので、この信号をインタフェース回
路50中のＤフリップフロップ52のＴ端子に接続し、この
立上りエッジでＤ端子の“L"をＱ出力に伝達し▲
▼を“L"とする。▲▼＝“L"となると３ステート
バッファ３はハイインピーダンス状態を解除され、３ス
テートバッファ23はハイインピーダンス状態となる。
以上のようにプロセッサ100が格納メモリ40をアクセス
する毎に信号線RWEN−Ｐが定まるのでプロセッサ100が
データを入出力するのか、データ処理デバイス200がデ
ータを入出力するのかをプロセッサ100の内部ハードウ
ェアを変更せずに実現できる。又、プロセッサ100にデ
ータを一度取り込むことなくメモリ８又は入出力装置70
とデータ処理デバイス200がデータ転送することができ
る。
〔発明の効果〕
以上に説明したように、本発明によれば、主プロセッサ
のメモリアクセス制御機能を利用してコプロセッサのメ
モリの読み書きを行わせることができるので、コプロセ
ッサ側にメモリアクセス制御機能を設ける必要がなく、
コプロセッサ開発作業の簡略化，経費の節減を行うこと
ができる。また、コプロセッサとメモリとの間のデータ
転送は主プロセッサがメモリの読み書きを制御している
期間に行われるので、主プロセッサがコプロセッサとメ
モリの間のデータ転送を仲介する必要がなく、効率のよ
い転送を実現することができる。さらに、本発明を実施
するにあたって必要となる論理回路は主プロセッサの実
行状態を監視するデコーダとデータトランシーバ，デー
タトランシーバの制御回路から成る極めて簡単なもので
あり、容易に実現することができる。
すなわち、本発明によれば、外部からのデータ線をハイ
インピーダンス状態とする専用入力端子を持たない主プ
ロセッサと、アドレスおよびバス制御信号を生成する機
構を有しないデータ処理デバイス等のコプロセッサを共
通バス上にのせて、主プロセッサのデータ転送サイクル
でコプロセッサのデータ転送を実現できるので、データ
転送によるシステムのオーバヘッドを最小限にすること
ができる。又、プロセッサのハードウェアを変更しない
でデータ線をハイインピーダンス状態にできるため、シ
ステムを構成する場合に既存のプロセッサを使用でき、
システム開発期間の短縮，低コストを実現できる。
【図面の簡単な説明】
第１図は本発明の一実施例の全体ブロック図、第２図お
よび第３図は第１図の実施例によるメモリバス制御のタ
イミングチャート、第４図はコプロセッサに内蔵するデ
ータ入出力制御回路の一実施例の構成を示すブロック
図、第５図は本発明の第２の実施例を示す全体ブロック
図、第６図は本発明の第３の実施例を示す全体ブロック
図、第７図は本発明の第４の実施例を示す全体ブロック
図、第８図は第４の実施例の要部詳細を示す全体回路
図、第９図は第４の実施例の動作を説明するための説明
図、第10図は第４の実施例の動作タイミングチャートで
ある。 1,100…主プロセッサ、2,200…コプロセッサ、3,23…デ
ータトランシーバ、４…コプロセッサメモリアクセス制
御信号、５…制御バス、６…アドレスバス、７…データ
バス、８…メモリ、10…デコーダ、12…データトランシ
ーバ高抵抗化回路、34…命令レジスタ、35…サービス要
求信号、65…制御線、66…アドレス線、67…データ線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/163 (72)発明者 大湯 健介 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 川口 仁 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 内田 満利 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 黒須 康雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (56)参考文献 特開 昭63−291155（ＪＰ，Ａ) 特開 昭54−5350（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】メモリと、メモリバスを介して該メモリの
    読み書きを制御するためのメモリ制御回路を内蔵する主
    プロセッサと、該メモリバスとデータ入出力端子で接続
    するコプロセッサとを有するシステムにおいて、前記主
    プロセッサは前記コプロセッサが前記メモリの読み書き
    を行う際に前記主プロセッサのデータ入出力端子を高抵
    抗状態にしたままで前記メモリバスの読み書き制御を行
    い、 前記コプロセッサは前記主プロセッサが前記主プロセッ
    サのデータ入出力端子を高抵抗状態にしたまま前記メモ
    リバスの読み書き制御を行っている期間に前記コプロセ
    ッサのデータ入出力端子を介して前記メモリバスとの間
    でデータの転送を行うことを特徴とするコプロセッサの
    データ転送制御方法。
  2. 【請求項２】外部メモリバスを介してメモリの読み書き
    を行うマイクロプロセッサにおいて、読み書きの際に、
    通常のメモリ読み書き制御を行う機能手段と、前記外部
    メモリバスとデータの送・受信を行うデータ入出力端子
    を高抵抗状態としたままで他は通常のメモリ読み書きと
    同一の制御を行う機能手段とを内蔵することを特徴とす
    るマイクロプロセッサ。
  3. 【請求項３】主プロセッサがメモリバスを介してメモリ
    の読み書きを行うシステムにデータ入出力端子を介して
    接続されるコプロセッサであって、主プロセッサが自己
    のデータ入出力端子を高抵抗状態としたままで前記メモ
    リの読み書きを制御している期間に、前記コプロセッサ
    のデータ入出力端子の入出力制御を行うことによってメ
    モリの読み書きを行うことを特徴とするコプロセッサ。
  4. 【請求項４】メモリバス制御回路を備える主プロセッサ
    と、 前記主プロセッサが接続するメモリバスに接続し、これ
    を介してメモリの読み書きを行うコプロセッサと、 前記主プロセッサが前記コプロセッサのメモリ読み書き
    を制御するためのコプロセッサ入出力制御命令を実行し
    つつあることを検出して前記コプロセッサに報知するコ
    プロセッサメモリアクセス許可信号を発生するコプロセ
    ッサメモリアクセス許可回路と、 前記コプロセッサメモリアクセス許可信号の受信により
    前記主プロセッサのデータ入出力端子を高抵抗状態に制
    御することにより前記データ入出力端子を前記メモリバ
    スから切り離すための主プロセッサデータ高抵抗化信号
    を発生する主プロセッサデータ高抵抗化回路とを備え、 前記コプロセッサは前記コプロセッサメモリアクセス許
    可信号によって前記メモリの読み書き動作を開始し、前
    記主プロセッサデータ高抵抗化信号の制御により前記主
    プロセッサのデータ入出力端子が前記メモリバスから切
    り離されている期間に前記コプロセッサと前記メモリバ
    スとの間のデータ入出力制御を行うことによって前記主
    プロセッサのメモリバス制御回路の制御に従って前記メ
    モリから前記メモリバス上に読み出されたデータを前記
    コプロセッサに取り込み、あるいは前記コプロセッサが
    出力したデータを前記主プロセッサのメモリバス制御回
    路の制御に従って前記メモリバスに接続したメモリ装置
    に書き込むことを特徴とするコプロセッサシステムのメ
    モリデータ転送制御回路。
  5. 【請求項５】前記主プロセッサは命令語の処理・実行中
    にプログラムメモリから次に実行すべき命令語を並行し
    て読み出しておく命令先取方式に基づく実行制御を行
    い、前記コプロセッサメモリアクセス許可回路は前記主
    プロセッサが前記コプロセッサ入出力制御命令をプログ
    ラムメモリから読み出した場合には前記主プロセッサが
    先行して実行している命令語の実行処理終了まで前記コ
    プロセッサメモリアクセス許可信号の発生を遅らせるこ
    とを特徴とする請求項４記載のコプロセッサシステムの
    メモリデータ転送制御回路。
  6. 【請求項６】前記主プロセッサが実行するメモリ入出力
    制御命令は前記コプロセッサの入出力を制御するコプロ
    セッサ入出力制御情報を含み、前記コプロセッサ入出力
    制御情報によって前記コプロセッサメモリアクセス許可
    回路を制御することを特徴とする請求項４記載のコプロ
    セッサシステムのメモリデータ転送制御回路。
  7. 【請求項７】前記コプロセッサはそのデータ処理中に前
    記メモリの読み書きが必要と判明した時点で前記主プロ
    セッサに対してメモリアクセス要求信号を送出し、 前記主プロセッサがメモリアクセス要求・識別すること
    によって前記コプロセッサに対するメモリの読み書き処
    理を行うプログラムを起動することによって処理するこ
    とを特徴とする請求項４記載のコプロセッサシステムの
    メモリデータ転送制御回路。
  8. 【請求項８】共通バスを介して主プロセッサ、コプロセ
    ッサがメモリにデータを読み書きするコプロセッサシス
    テムにおいて、 前記主プロセッサと前記共通バス、及び前記コプロセッ
    サと前記共通バスの間に設けられたデータトランシーバ
    と、 前記主プロセッサが出力する前記共通バスの制御信号、
    及びそのマイクロプログラムのデコード結果をラッチ
    し、その内容に応じて前記データトランシーバを制御す
    るインタフェース回路とを備え、 前記コプロセッサが前記メモリにデータを読み書きする
    際に、該インタフェース回路からの制御信号により前記
    主プロセッサと前記共通バス間の前記データトランシー
    バを制御して、前記主プロセッサのデータ線を高抵抗状
    態にすることを特徴とするコプロセッサシステム。
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