JPH0249462A - semiconductor integrated circuit - Google Patents

semiconductor integrated circuit

Info

Publication number
JPH0249462A
JPH0249462A JP63200555A JP20055588A JPH0249462A JP H0249462 A JPH0249462 A JP H0249462A JP 63200555 A JP63200555 A JP 63200555A JP 20055588 A JP20055588 A JP 20055588A JP H0249462 A JPH0249462 A JP H0249462A
Authority
JP
Japan
Prior art keywords
block
electronic circuit
area
block area
ground line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63200555A
Other languages
Japanese (ja)
Other versions
JPH0671064B2 (en
Inventor
Toshiaki Imai
今井 俊明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP63200555A priority Critical patent/JPH0671064B2/en
Publication of JPH0249462A publication Critical patent/JPH0249462A/en
Publication of JPH0671064B2 publication Critical patent/JPH0671064B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/211Design considerations for internal polarisation

Landscapes

  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Noise Elimination (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明はFM/AMチューナ等、信号周波数や信号レベ
ルが異る回路ブロックを同一半導体基板上に形成した半
導体集積回路に関する。
DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application The present invention relates to a semiconductor integrated circuit in which circuit blocks such as an FM/AM tuner having different signal frequencies and signal levels are formed on the same semiconductor substrate.

(0)従来の技術 TVチューナ、FM/AMチューナ等の電子機器は、R
F (Radio Frequency)信号からオー
ディオ信号を取出す為、機能毎に分割した各回路ブロッ
クの取扱う信号の周波数が異る場合が多い。例えば日本
国内向けのFMチューナだけでも、RF倍信号76〜9
0MHz、中間周波数信号は10.7MHz、そして2
0〜200001(zのオーディオ信号と、20Hz〜
90MHzの広範囲の信号を取扱うことになる。
(0) Conventional technology Electronic devices such as TV tuners and FM/AM tuners are
Since the audio signal is extracted from the F (Radio Frequency) signal, the frequency of the signal handled by each circuit block divided by function is often different. For example, an FM tuner for Japan only has an RF signal of 76 to 9
0MHz, the intermediate frequency signal is 10.7MHz, and 2
0 to 200001 (z audio signal and 20Hz to
It will handle a wide range of signals of 90MHz.

上記FM/AMチューナの一例を第4図に示す。同図に
おいて、(1)はFM放送を選局しその受信周波数信号
と局部発振回路(2)の発振周波数信号とを混合回路(
3)で混合することにより中間周波数に周波数変換する
FMフロントエンド回路、(4)は中間周波数信号(I
F倍信号を増幅・振幅制限し且つこれを検波してオーデ
ィオ信号(AF倍信号を得るFM−IF増幅回路、(5
)は例えば特公昭62−21461号に記載されている
が如き機能を有するノイズキャンセル回路、(6)はス
テレオ放送の場合にLチャンネル、Rチャンネル信号に
復調するマルチプレクス回路、(7)はAM放送を選局
しオーディオ信号を出力するAMチューナ回路である。
An example of the above FM/AM tuner is shown in FIG. In the figure, (1) selects an FM broadcast and mixes the received frequency signal with the oscillation frequency signal of the local oscillation circuit (2).
3) is an FM front-end circuit that converts the frequency into an intermediate frequency by mixing the intermediate frequency signal (I
FM-IF amplification circuit that amplifies and limits the amplitude of the F-fold signal and detects it to obtain an audio signal (AF-fold signal, (5)
) is a noise canceling circuit having a function such as that described in Japanese Patent Publication No. 62-21461, (6) is a multiplex circuit that demodulates L channel and R channel signals in the case of stereo broadcasting, and (7) is an AM This is an AM tuner circuit that selects broadcasting stations and outputs audio signals.

例えばFM放送受信の場合、アンテナ(8)から入力し
、RF増幅回路(9)で高周波増幅したRF倍信号FM
フロントエンド回路(1)の局部発振回路(2)が出力
する発振周波数信号とをFMフロントエンド回路(1)
の混合回路(3)で混合することによりFMフロントエ
ンド回路(1)からIP倍信号出力し、該IF倍信号F
M・IF増幅回路(4)の検波回路で検波することによ
りFM−IF増幅回路(4)からコンポジット信号を出
力し、マルチプレクス回路(6)によって出力端子(1
0)に夫々上チャンネル、Rチャンネルのオーディオ信
号を出力する様構成されている。尚、斯る構成のFMチ
ューナ回路は例えば昭和62年12月10日発行、「′
88三洋半導体データブック ポータプルオーディオ用
バイポーラ集積回路編」第152頁に記載されている。
For example, in the case of FM broadcast reception, the RF multiplied signal FM is input from the antenna (8) and high-frequency amplified by the RF amplifier circuit (9).
The oscillation frequency signal output by the local oscillation circuit (2) of the front end circuit (1) is connected to the FM front end circuit (1).
By mixing in the mixing circuit (3), the FM front end circuit (1) outputs the IP multiplied signal, and the IF multiplied signal F
A composite signal is output from the FM-IF amplifier circuit (4) by detection by the detection circuit of the M-IF amplifier circuit (4), and the composite signal is output from the output terminal (1) by the multiplex circuit (6).
0) to output upper channel and R channel audio signals, respectively. Furthermore, the FM tuner circuit with such a configuration is described in, for example, the article published on December 10, 1988, "
88 Sanyo Semiconductor Data Book, Bipolar Integrated Circuits for Portable Audio Edition, page 152.

ところで、近年の電子機器は増々小型化・高性能化が求
められ、それに伴って第4図の回路はできる限り1チツ
プ化する方向に進んでいる。しかしながら、上記FMチ
ューナの例ではFMフロントエンド回路(1)が数十M
Hzの高周波信号を扱う為、不要輻射による他回路への
干渉が生じ易い。
Incidentally, electronic devices in recent years are required to be more and more compact and high-performance, and accordingly, the circuit shown in FIG. 4 is being made into a single chip as much as possible. However, in the example of the FM tuner mentioned above, the FM front end circuit (1) is several tens of M
Since it handles high frequency signals of Hz, interference with other circuits is likely to occur due to unnecessary radiation.

また、アンテナ(8)からの微弱レベル信号を取扱う為
、他回路ブロックとの干渉により回路動作が不安定にな
り易く、著しい場合には発振してしまう、その為、FM
プロントエンド回路(1)を含めて1チツプ化すること
は極めて困難であった。
In addition, since the weak level signal from the antenna (8) is handled, the circuit operation tends to become unstable due to interference with other circuit blocks, and in severe cases, it may oscillate.
It was extremely difficult to integrate the front-end circuit (1) into a single chip.

〈ハ)発明が解決しようとする課題 この様に、従来はFMフロントエンド回路(1)をも集
積化することは回路干渉が生じ易い為に極めて困難であ
る欠点があった。
(c) Problems to be Solved by the Invention As described above, conventionally there has been a drawback that it is extremely difficult to integrate the FM front-end circuit (1) because circuit interference is likely to occur.

(ニ)課題を解決するための手段 本発明は斯上した欠点に鑑みて成されたもので、同時に
動作をする第1および第2の電子回路ブロックと、この
第1および第2の電子回路ブロックと同時に動作しない
第3の電子回路ブロックとを有した半導体集積回路に於
いて、第1および第2の電子回路ブロックが形成された
第1および第2のブロック領域との間に、前記第1のブ
ロック領域と前記第2のブロック領域とを分離する第3
の電子回路ブロックを形成した第3のブロック領域を形
成することで解決するものである。
(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned drawbacks, and includes first and second electronic circuit blocks that operate simultaneously, and the first and second electronic circuit blocks. In a semiconductor integrated circuit having a third electronic circuit block that does not operate simultaneously with the third electronic circuit block, the third electronic circuit block is located between the first and second block regions in which the first and second electronic circuit blocks are formed. a third block area separating the first block area and the second block area;
This problem is solved by forming a third block region in which electronic circuit blocks are formed.

(*)作用 本発明によれば、前記第1および第2の電子回路ブロッ
クが動作している時は、前記第3の電子回路ブロックは
動作しておらず、そのため、第3の電子回路ブロック専
用の第3のグランドラインは、吸取り専用のラインとな
り、第1および第2の電子回路ブロック夫れ夫れからの
リーク電流を吸収し、第1の電子回路ブロックと第2の
電子回路ブロックの相互干渉を防止する。また第1のブ
ロック領域と第2のブロック領域との間は、高インピー
ダンスの第3のブロック領域が設けられた構成となり、
前記第1の電子回路ブロックと前記第2の電子回路ブロ
ックの相互干渉を防止することが可能となる。
(*) Effect According to the present invention, when the first and second electronic circuit blocks are operating, the third electronic circuit block is not operating; The dedicated third ground line is a line dedicated to absorption, absorbs leakage current from both the first and second electronic circuit blocks, and connects the first and second electronic circuit blocks. Prevent mutual interference. Furthermore, a third block region with high impedance is provided between the first block region and the second block region,
Mutual interference between the first electronic circuit block and the second electronic circuit block can be prevented.

(へ)実施例 以下、本発明の第1の実施例を第1図を参照しながら説
明する。先ず第1乃至第3の電子回路ブロックがあり、
この第1乃至第3の電子回路ブロックを形成する第1乃
至第3のブロック領域(21) 、 (22) 、 (
23)がある。
(F) Example A first example of the present invention will be described below with reference to FIG. First, there are first to third electronic circuit blocks,
The first to third block regions (21), (22), (
23).

この第1乃至第3のブロック領域(21) 、 (22
) 。
These first to third block areas (21) and (22
).

(23)は、斜線でハツチングされた領域であり、例え
ばFMフロントエンドブロック、FM−IFブロッ・り
およびAMチューナブロックが形成されている。
(23) is a hatched area in which, for example, an FM front end block, an FM-IF block, and an AM tuner block are formed.

前記FMフロントエンドブロックが形成される第1のブ
ロック領域(21)は、半導体チップ(24)の任意の
領域に方形状に一体で形成され、この第1の領域(21
)の周囲を、前記AMチューナブロックが形成される第
3のブロック領域(23)で囲んでいる。更に第3のブ
ロック領域(23)の外周部に、前記FM−I Fブロ
ックを形成する第2のブロック領域(22)が形成され
ている。
The first block area (21) in which the FM front end block is formed is integrally formed in a rectangular shape in an arbitrary area of the semiconductor chip (24).
) is surrounded by a third block area (23) in which the AM tuner block is formed. Furthermore, a second block area (22) forming the FM-IF block is formed at the outer periphery of the third block area (23).

従って前記第1のブロック領域(21)と第2のブロッ
ク領域(22)とを分離する第3のブロック領域(23
)が形成された形となる。
Therefore, the third block area (23) separating the first block area (21) and the second block area (22)
) is formed.

この第3のブロック領域(23)に形成されたAMチュ
ーナブロックは、第1および第2のブロック領域(21
) 、 (22)に形成きれたFMフロントエンドブロ
ックおよびFM−I Fブロックが動作している時、止
まっている。そのため第3のブロック領域(23)は高
インピーダンスとなり、前記第1および第2のブロック
領域(21) 、 (22)間の相互干渉を防止するこ
とができる。
The AM tuner block formed in this third block area (23) is located in the first and second block areas (21).
), (22) are stopped when the FM front end block and FM-IF block are in operation. Therefore, the third block area (23) has a high impedance, and mutual interference between the first and second block areas (21) and (22) can be prevented.

またAMチューナブロック自身が巨大な容量となる。こ
れは第2図に示すコジデンサのように、N型のエピタキ
シャルJW(25)とP+型の分離領域(26)、N型
のエピタキシャル層(25)とP型の半導体基板(27
)とで形成される。従って前記第1のブロック領域(2
1)と第2のブロック領域(22)夫々から半導体基板
(27)へ高周波ノイズが侵入しても、前記巨大な容量
が、この第1のブロック領域(21〉と第2のブロック
領域(22ン間にあるため、この高周波ノイズは、第3
のブロック領域(23)に印加されている電源ライン(
28)で吸い上げられ、夫々のブロック領域(21) 
、 (22)へ高周波ノイズが侵入せず干渉を防止でき
る。
Furthermore, the AM tuner block itself has a huge capacity. Like the cosidenser shown in Fig. 2, this consists of an N-type epitaxial JW (25), a P+-type isolation region (26), an N-type epitaxial layer (25), and a P-type semiconductor substrate (27).
). Therefore, the first block area (2
Even if high frequency noise invades the semiconductor substrate (27) from the first block area (21) and the second block area (22), the huge capacitance will This high frequency noise is
The power line (
28) and each block area (21)
, (22), high-frequency noise does not enter and interference can be prevented.

一方、第1のブロック領域(21)の周囲には、第1の
電子回路ブロック専用の第1のグランドライン(29)
が形成され、この第1のグランドライン(29)は半導
体チップ(24)周辺に形成きれた第1のグランドパッ
ドGND、に接続されている。
On the other hand, around the first block area (21), there is a first ground line (29) dedicated to the first electronic circuit block.
is formed, and this first ground line (29) is connected to a first ground pad GND formed around the semiconductor chip (24).

また第3のブロック領域(23)の周囲に、前記第3の
電子回路ブロック専用の第3のグランドライン(30)
が形成きれ、半導体チップ(24)の周囲に形成された
第2のグランドパッドGND、より延在されている。ま
た第2のブロック領域(22)の下端には、前記第2の
電子回路ブロック専用の第2のグランドライン(31)
が第2のグランドパッドGND、より延在されている。
Further, a third ground line (30) dedicated to the third electronic circuit block is provided around the third block area (23).
is completely formed and extends from the second ground pad GND formed around the semiconductor chip (24). Further, at the lower end of the second block area (22), there is a second ground line (31) dedicated to the second electronic circuit block.
is extended from the second ground pad GND.

従って第1のブロック領域(21)と第3のブロック領
域(23)との間には、第1のグランドライン(29〉
が設けられ、第3のブロック領域(23)と第2のブロ
ック領域(22)との間には、第3のグランドライン(
30)が設けられている。
Therefore, there is a first ground line (29) between the first block area (21) and the third block area (23).
A third ground line (
30) is provided.

また第1の電子回路ブロックの第1の電源ライン(32
)は、半導体チップ(24)の周囲に設けられた第1の
電源バラl″VCCIより延在され、電源を供給してお
り、第2の電子回路ブロックおよび第3の電子回路ブロ
ック夫々の第2の電源ラインおよび第3の電源ライン(
33) 、 (2g)は、半導体チップ(24)の周囲
に設けられた第2の電源パッド’/CC1より延在され
、電源を供給している。
In addition, the first power supply line (32
) extends from the first power supply rose l''VCCI provided around the semiconductor chip (24) and supplies power to the second and third electronic circuit blocks. 2 power line and 3rd power line (
33) and (2g) extend from the second power supply pad'/CC1 provided around the semiconductor chip (24) and supply power.

ここで第1乃至第3のグランドライン(29) 、 (
31) 、 (30)は第2図のように、P+型の分離
領域(26)と接続されているので、半導体基板(27
)に流れ出たリークxiを吸取ることができる。また第
2のグランドライン(31)と第3のグランドライン(
30)は、夫々側のラインで前記第2のグランドパッド
GND、まで延在しているので、第1のブロック領域(
21)からのリーク電流を第3のグランドライン(30
)で吸取り、このリーク電流を第2のグランドパッドG
ND、を介して外部へ流すことができる。
Here, the first to third ground lines (29), (
31) and (30) are connected to the P+ type isolation region (26) as shown in FIG.
) can absorb leakage xi. In addition, the second ground line (31) and the third ground line (
30) extends to the second ground pad GND on each side line, so the first block area (
21) to the third ground line (30
), and this leakage current is absorbed by the second ground pad G.
It can be passed to the outside via ND.

従って第2のグランドライン(31)は、このリーク電
流による干渉がなくなる。
Therefore, the second ground line (31) is free from interference due to this leakage current.

同様に第2の電源パッドVCC*より、第2の電源ライ
ン〈33〉と第3の電源ライン(28)が延在しており
、前記第1の電子回路ブロックより第3の電源ライン(
28〉へ生じる電圧変動を、直接第2の電子回路ブロッ
ク(22)へ与えることがなくなる。
Similarly, a second power line <33> and a third power line (28) extend from the second power supply pad VCC*, and a third power line (28) extends from the first electronic circuit block.
28> is no longer applied directly to the second electronic circuit block (22).

以上の説明からも明らかな如く、本発明の最も特徴とす
る点は、第1のブロック領域(21)と第2のブロック
領域(22)との間を、3重の障壁によって隔離し相互
干渉を防止したことにある。この3重の障壁とは以下の
通りである。
As is clear from the above description, the most distinctive feature of the present invention is that the first block area (21) and the second block area (22) are separated by triple barriers to prevent mutual interference. The reason is that it has been prevented. These threefold barriers are as follows.

先ず第1の障壁とは、第1のブロック領域(21)と第
3のブロック領域(22)との間に、第1の電子回路ブ
ロック専用の第1のグランドライン(29)を設けるこ
とである。従ってこのグランドライン(29)は、第1
のブロック領域(21)または第2のブロック領域(2
2)から第2のブロック領域(22)または第1のブロ
ック領域(21)へ干渉を与える基板のリーク電流を吸
取ることができる。
First, the first barrier is to provide a first ground line (29) exclusively for the first electronic circuit block between the first block area (21) and the third block area (22). be. Therefore, this ground line (29)
block area (21) or the second block area (2
2), it is possible to absorb the leakage current of the substrate that causes interference to the second block area (22) or the first block area (21).

次に第2の障壁は、第1のブロック領域(21)を囲ん
だ第3のブロック領域(23)である。第1の電子回路
ブロックおよび第2の電子回路ブロックと、第3の電子
回路ブロックは同時に働かないので、この第1の電子回
路ブロックと第2の電子回路ブロックが動作している時
は、第3の電子回路ブロックは止まっている。従って第
3の電子回路ブロックは高インピーダンスとなり、第1
のブロック領域(21)または第2のブロック領域(2
2)から第2のブロック領域(22)または第1のブロ
ック領域(21)への干渉を防止することができる。
The second barrier is then a third block area (23) surrounding the first block area (21). Since the first electronic circuit block, the second electronic circuit block, and the third electronic circuit block do not work at the same time, when the first electronic circuit block and the second electronic circuit block are working, The electronic circuit block 3 is stopped. Therefore, the third electronic circuit block becomes high impedance, and the first
block area (21) or the second block area (2
2) can be prevented from interfering with the second block area (22) or the first block area (21).

更に第3の障壁は、第2のブロック領域(22)と第3
のブロック領域(23)との間に設けられた第3の電子
回路ブロック専用の第3のグランドライン(30)であ
る。この第3のグランドライン(30)は、前述した第
1の障壁と同様の効果を有する。つまり、第3のブロッ
ク領域が動作している時は、第3の電子回路ブロックの
グランドラインとなり、第1および第2の電子回路ブロ
ックが動作している時は、吸い取り専用のグランドライ
ンとなり、第1および第2の電子回路ブロック間の干渉
を防止している。
Further, a third barrier is formed between the second block area (22) and the third block area (22).
A third ground line (30) dedicated to the third electronic circuit block is provided between the block area (23) and the third electronic circuit block. This third ground line (30) has the same effect as the first barrier described above. In other words, when the third block area is operating, it becomes the ground line of the third electronic circuit block, and when the first and second electronic circuit blocks are operating, it becomes the ground line exclusively for sucking. Interference between the first and second electronic circuit blocks is prevented.

次に第2の実施例を第3図を用いて説明する。Next, a second embodiment will be explained using FIG. 3.

図の如く、半導体チップ(51)には、同時に動作する
第1および第2の電子回路ブロックと、この第1および
第2の電子回路ブロックと同時に動作しない第3の電子
回路ブロックと、常時動作する第4および第5の電子回
路ブロックが組込まれている。
As shown in the figure, the semiconductor chip (51) includes first and second electronic circuit blocks that operate simultaneously, a third electronic circuit block that does not operate simultaneously with the first and second electronic circuit blocks, and a third electronic circuit block that operates at all times. A fourth and a fifth electronic circuit block are incorporated therein.

第3図では、−例として第1乃至第5の電子回路ブロッ
クは、順次FMフロントエンドブロック、FM−I F
ブロック、AMチューナブロック、マルチブレクスブロ
ック、バイアスブロックが形成されている。
In FIG. 3, for example, the first to fifth electronic circuit blocks are sequentially an FM front end block, an FM-IF
block, AM tuner block, multiplex block, and bias block are formed.

ここでFMフロントエンドブロックは、他のブロックと
の干渉を一番嫌うので、半導体チップ(51)のコーナ
に配置した。ここでは4つのコーナの内、左上のコーナ
に、方形状に集積化した。
Here, the FM front end block is placed at the corner of the semiconductor chip (51) because interference with other blocks is the least desirable. Here, it is integrated in the upper left corner of the four corners in a rectangular shape.

従って第1の電子回路ブロックが集積される第1のブロ
ック領域(52)は、半導体チップ(51)のコーナ部
に設置される。
Therefore, the first block area (52) in which the first electronic circuit block is integrated is located at the corner of the semiconductor chip (51).

次に、前記第1のブロック領域(52)の右および下側
に、L字形に第3の電子回路ブロックを集積した第3の
ブロック領域(53)を形成する。
Next, a third block area (53) in which third electronic circuit blocks are integrated in an L shape is formed to the right and below the first block area (52).

ここでは第1の電子回路ブロック以外が形成される領域
と接する第1のブロック領域(52)の側辺に、前記第
3のブロック領域(53)がL字形に形成されている。
Here, the third block area (53) is formed in an L-shape on the side of the first block area (52) that is in contact with the area where components other than the first electronic circuit block are formed.

更に、前記第3のブロック領域(53)の下側辺に、前
記第2の電子回路ブロックが集積きれる第2のブロック
領域(54)が形成されている。
Further, a second block area (54) in which the second electronic circuit block can be integrated is formed on the lower side of the third block area (53).

ここでは、前記第1のブロック領域(52)と第3のブ
ロック領域(53)以外が形成される領域に第2のブロ
ック領域(54)が形成される。
Here, a second block area (54) is formed in a region other than the first block area (52) and third block area (53).

最後に、前記第1乃至第3のブロック領域(52) 、
 (54) 、 (53)が形成されて残った領域に、
第4および第5の電子回路ブロックが集積きれる第4お
よび第5のブロック領域(55) 、 (56)が形成
される。
Finally, the first to third block areas (52),
(54) and (53) are formed in the remaining area,
Fourth and fifth block regions (55) and (56) are formed in which fourth and fifth electronic circuit blocks can be integrated.

第1の電源ライン(57〉は、第1の電源パッドVCC
Iより延在され、第1のグランドライン(58)は、前
記第1のブロック領域(52)と第3のブロック領域(
53)との間に設けられ、第1のグランドパッドGND
、より延在されて電源を第1の電子回路ブロックに供給
している。
The first power supply line (57) is connected to the first power supply pad VCC.
A first ground line (58) extends from the first block area (52) and the third block area (
53) and the first ground pad GND
, further extending to supply power to the first electronic circuit block.

第2の電源ライン(59)は、第2の電源パッドより延
在され、第2のグランドライン(60)は、第2のブロ
ック領域(54)の下側辺に設けられて、第2の電子回
路ブロックに電源を供給している。
The second power supply line (59) extends from the second power supply pad, and the second ground line (60) is provided on the lower side of the second block area (54) and extends from the second power supply pad. It supplies power to the electronic circuit block.

第3の電源ライン(61)は、前記第2の電源ライン(
59)と並列に延在され、第3のグランドライン(62
)は、前記第2のグランドライン(60)と並列に延在
され、途中で第2のブロック領域(54)と第3のブロ
ック領域(53)との間に延在され、前記第3の電子回
路ブロックに電源を供給している。
The third power line (61) is connected to the second power line (
59), and the third ground line (62
) extends in parallel with the second ground line (60), extends halfway between the second block area (54) and the third block area (53), and extends in parallel with the second ground line (60). It supplies power to the electronic circuit block.

(ト)発明の詳細 な説明した如く、本発明に依れば、第1のブロック領域
(21〉と第2のブロック領域(22)との間に、この
ブロック領域(21) 、 (22)が離間するように
、第3のブロック領域(23)を設けると、第1に相互
干渉の発生の原因となるノイズの侵入が防止できる。第
2に、第1および第2の電子回路ブロックが動作してい
る時は、第3の電子回路ブロックは動作しておらず、第
1と第2のブロック領域間のインピーダンスが、第3の
ブロック領域に依って高くなり、更にノイズの侵入を防
止できる。第3に、前記第3の電子回路ブロックは、N
型のエピタキシヤル層(25)とP型の基板(27)、
N型のエピタキシャル層(25)とP“型の分離領域(
26)で接合容量が形成されており、また第3のブロッ
ク領域(23)は第3の電源ライン(28)と接続され
ているため、前記第3のブロック領域(23)を通過す
る高周波ノイズは第3の電源ライン(28)に吸取られ
る。従って第1および第2の電子回路ブロック間の相互
干渉を防止できる。
(G) As described in detail, according to the present invention, the block areas (21) and (22) are located between the first block area (21> and the second block area (22)). By providing the third block area (23) so that the electronic circuit blocks are separated from each other, firstly, it is possible to prevent the intrusion of noise that causes mutual interference.Secondly, the first and second electronic circuit blocks are separated from each other. When in operation, the third electronic circuit block is not in operation, and the impedance between the first and second block regions is increased by the third block region, further preventing noise from entering. Thirdly, the third electronic circuit block has N
type epitaxial layer (25) and P type substrate (27),
An N-type epitaxial layer (25) and a P"-type isolation region (
26), and since the third block area (23) is connected to the third power line (28), high frequency noise passing through the third block area (23) is absorbed by the third power supply line (28). Therefore, mutual interference between the first and second electronic circuit blocks can be prevented.

また、第1のブロック領域(21)と第3のブロック領
域(23)、または第2のブロック領域(22)と第3
のブロック領域(23)との間にP′″型の分離領域(
26)とオーミンクコンタクトした第1のグランドライ
ン(29)または第3のグランドライン(30)を設け
ることで、第1のブロック領域(21)から第2のブロ
ック領域(22)へ、または第2のブロック領域(22
)から第1のブロック領域(21)へ侵入する基板のリ
ーク電流を吸取ることができる。
In addition, the first block area (21) and the third block area (23), or the second block area (22) and the third block area
A P′″ type isolation region (
By providing the first ground line (29) or third ground line (30) in ohmink contact with 2 block area (22
) to the first block region (21) can be absorbed.

従って第1の電子回路ブロックと第2の電子回路ブロッ
クとが動作している時は、前述の第1のグランドライン
(29)、第3のブロック領域(23)および第3のグ
ランドライン(28)が障壁となり、相互干渉を防止で
きる。
Therefore, when the first electronic circuit block and the second electronic circuit block are in operation, the first ground line (29), the third block area (23) and the third ground line (28 ) can act as a barrier and prevent mutual interference.

更には、第3の電子回路ブロックが動作している時は、
第3のブロック領域と第3のグランドラインは、夫れ去
れ回路機能として動作しており、第1およびだい2の電
子回路ブロックが動作している時は、第3のブロック領
域と第3のグランドラインは、夫れ去れ第1と第2のブ
ロック領域間の高インピーダンス、第1と第2のブロッ
ク領域からのリーク電流吸取り専用グランドラインとな
り、2通りの機能を果たす。
Furthermore, when the third electronic circuit block is operating,
The third block area and the third ground line operate as separate circuit functions, and when the first and second electronic circuit blocks are operating, the third block area and the third ground line operate as separate circuits. The ground line serves as a high-impedance ground line between the first and second block areas, and serves as a ground line dedicated to absorbing leakage current from the first and second block areas, and serves two functions.

そのため第1乃至第3の電子回路ブロックを、FMフロ
ントエンドブロック、FM−IFブロックおよびAMチ
ューナブロックにするとFMフロントエンドブロックと
FM−1Fブロツクの相互干渉を防止でき、1チツプ化
が可能となる。
Therefore, if the first to third electronic circuit blocks are an FM front-end block, an FM-IF block, and an AM tuner block, mutual interference between the FM front-end block and the FM-1F block can be prevented, and integration into one chip becomes possible. .

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の実施例である半導体集積回路の平面図
、第2図は第1図のA−A’線における断面の概略図、
第3図は本発明の実施例である半導体集積回路の平面図
、第4図はFM/AMチューナブロック図である。 (2i) 、 (52)・・・第1のブロック領域、 
(22) 、 (54)・・・第2のブロック領域、 
(23) 、 (53)・・・第3のブロック領域、 
(24) 、 (51)・・・半導体チップ、(29)
 、 (5g)・・・第1のグランドライン、 (30
) 、 (62)・・・第3のグランドライン、 (3
1) 、 (60)・・・第2のグランドライン。
FIG. 1 is a plan view of a semiconductor integrated circuit according to an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view taken along line AA' in FIG. 1,
FIG. 3 is a plan view of a semiconductor integrated circuit according to an embodiment of the present invention, and FIG. 4 is a block diagram of an FM/AM tuner. (2i), (52)...first block area,
(22), (54)...second block area,
(23), (53)...third block area,
(24), (51)...semiconductor chip, (29)
, (5g)...first ground line, (30
), (62)...Third ground line, (3
1) , (60)...Second ground line.

Claims (8)

【特許請求の範囲】[Claims] (1)同時に動作をする第1および第2の電子回路ブロ
ックと、この第1および第2の電子回路ブロックと同時
に動作しない第3の電子回路ブロックとを有した半導体
集積回路に於いて、前記第1の電子回路ブロックを形成
した第1のブロック領域と前記第2の電子回路ブロック
を形成した第2のブロック領域との間に、前記第1のブ
ロック領域と前記第2のブロック領域を分離する第3の
電子回路ブロックを形成した第3のブロック領域を形成
したことを特徴とした半導体集積回路。
(1) In a semiconductor integrated circuit having first and second electronic circuit blocks that operate simultaneously and a third electronic circuit block that does not operate simultaneously with the first and second electronic circuit blocks, The first block area and the second block area are separated between a first block area in which the first electronic circuit block is formed and a second block area in which the second electronic circuit block is formed. A semiconductor integrated circuit characterized in that a third block region is formed in which a third electronic circuit block is formed.
(2)前記第1のブロック領域と前記第3のブロック領
域との間に、前記第1の電子回路ブロック専用の第1の
グランドラインを設ける請求項第1項記載の半導体集積
回路。
(2) The semiconductor integrated circuit according to claim 1, wherein a first ground line dedicated to the first electronic circuit block is provided between the first block area and the third block area.
(3)前記第2のブロック領域と前記第3のブロック領
域との間に、前記第3の電子回路専用の第3のグランド
ラインを設ける請求項第1項記載の半導体集積回路。
(3) The semiconductor integrated circuit according to claim 1, wherein a third ground line dedicated to the third electronic circuit is provided between the second block area and the third block area.
(4)前記第1乃至第3の電子回路ブロックは、FMフ
ロントエンドブロック、FM−IFブロックおよびAM
チューナブロックである請求項第1項記載の半導体集積
回路。
(4) The first to third electronic circuit blocks include an FM front end block, an FM-IF block, and an AM
The semiconductor integrated circuit according to claim 1, which is a tuner block.
(5)同時に動作する第1および第2の電子回路ブロッ
クと、この第1および第2の電子回路ブロックと同時に
動作しない第3の電子回路ブロックとを有した半導体集
積回路に於いて、前記第1の電子回路ブロックを形成し
た第1のブロック領域を半導体チップのコーナ部に設け
、前記第1の電子回路ブロック以外が形成される領域と
接する前記第1のブロック領域の側辺に、前記第3の電
子回路ブロックを形成した第3のブロック領域を設け、
更に前記第1および第3の電子回路以外が形成される領
域に前記第2の電子回路ブロックを形成した第2のブロ
ック領域を設けることを特徴とした半導体集積回路。
(5) In a semiconductor integrated circuit having first and second electronic circuit blocks that operate simultaneously, and a third electronic circuit block that does not operate simultaneously with the first and second electronic circuit blocks, A first block region in which one electronic circuit block is formed is provided in a corner portion of the semiconductor chip, and the first block region is provided on a side of the first block region in contact with a region in which a block other than the first electronic circuit block is formed. a third block area in which three electronic circuit blocks are formed;
A semiconductor integrated circuit further comprising: a second block region in which the second electronic circuit block is formed in a region where components other than the first and third electronic circuits are formed.
(6)前記第1のブロック領域と前記第3のブロック領
域との間に前記第1の電子回路ブロック専用の第1のグ
ランドラインを設ける請求項第5項記載の半導体集積回
路。
(6) The semiconductor integrated circuit according to claim 5, wherein a first ground line dedicated to the first electronic circuit block is provided between the first block area and the third block area.
(7)前記第2のブロック領域と前記第3のブロック領
域との間に、前記第3の電子回路専用の第3のグランド
ラインを設ける請求項第5項記載の半導体集積回路。
(7) The semiconductor integrated circuit according to claim 5, wherein a third ground line dedicated to the third electronic circuit is provided between the second block area and the third block area.
(8)前記第1乃至第3の電子回路ブロックは、FMフ
ロントエンドブロック、FM−IFブロックおよびAM
チューナブロックである請求項第5項記載の半導体集積
回路。
(8) The first to third electronic circuit blocks include an FM front end block, an FM-IF block, and an AM
6. The semiconductor integrated circuit according to claim 5, which is a tuner block.
JP63200555A 1988-08-10 1988-08-10 Semiconductor integrated circuit Expired - Lifetime JPH0671064B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63200555A JPH0671064B2 (en) 1988-08-10 1988-08-10 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63200555A JPH0671064B2 (en) 1988-08-10 1988-08-10 Semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JPH0249462A true JPH0249462A (en) 1990-02-19
JPH0671064B2 JPH0671064B2 (en) 1994-09-07

Family

ID=16426256

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63200555A Expired - Lifetime JPH0671064B2 (en) 1988-08-10 1988-08-10 Semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JPH0671064B2 (en)

Also Published As

Publication number Publication date
JPH0671064B2 (en) 1994-09-07

Similar Documents

Publication Publication Date Title
EP0354371B1 (en) Semiconductor integrated circuit for a radio
US11637091B2 (en) Radio-frequency module and communication apparatus
US7095999B2 (en) Signal processing semiconductor integrated circuit device
JP2000299438A5 (en)
EP1094597A1 (en) Receiving module and receiver
JPH04352507A (en) Amplifier
US4639686A (en) High frequency amplifier circuit
Hotti et al. A direct conversion RF front-end for 2-GHz WCDMA and 5.8-GHz WLAN applications
WO2021039067A1 (en) High-frequency module and communication device
JP2004179255A (en) Semiconductor integrated circuit
JPH0249462A (en) semiconductor integrated circuit
KR100864639B1 (en) Semiconductor integrated circuit
JP4092288B2 (en) Receiving machine
US7382198B2 (en) Differential amplifier circuitry formed on semiconductor substrate with rewiring technique
JPH0251272A (en) Semiconductor integrated circuit
JPH0248846A (en) Semiconductor integrated circuit
JP3750890B2 (en) Integrated mixer circuit
US6219536B1 (en) Mixer circuit
JPH0223635A (en) Semiconductor integrated circuit and broadcasting radio receiver using same
JP3495142B2 (en) Frequency conversion circuit
JPH0666415B2 (en) Semiconductor integrated circuit for FM / AM tuner
JPH0251253A (en) Semiconductor integrated circuit
WO2003003561A1 (en) Frequency mixing circuit
JPH09298483A (en) Microwave integrated circuit
JPH04302585A (en) Low noise high frequency amplifier circuit