JPH02500780A - 表示プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、計算機で生成された表示を与えるために使用することのできる改良 された表示（ディスプレイ）プロセッサに関するものである。

計算機で生成された表示で使用される図形映像（グラフィック・イメージ）は、 規則的な間隔で表示映像スペースのラスク走査に沿う各点をマツピングする映像 メモリ中のアドレス位置に記憶される。映像メモリ中のアドレスされた各位置は デジタル・ワード（デジタル語）を含んでおり、その少なくとも一部は映像スペ ース中の対応する点のカラー・ビクセル（連続運転符号化（エンコーディング） 構成では、連続するビクセルの値）の輝度１色相、飽和度をコード化（エンコー ド）している。

従来、カラー・ビクセルの輝度、色相、飽和度をコード化するための多くの種々 の方法がある。

色カラー・ビクセルを例えば加法混色の３原色、すなわち赤、緑、青の和として 解析してもよい、赤、緑、青の各成分の信号はｎ個のビットにコード化される。

一般にｎは５乃至８（５，８も含めて）の範囲にある。コード化は直線的、対数 的、あるいは他の関数に従って行なわれる。赤、緑、青をこれらの輝度に対する 貢献度に基づいて異なる数ｐ、ｑ、ｒのビットに線形コード化することも知られ ている。このようなコード化の一例として、緑を７ビツトに、赤を５ビツトに、 青を４ビツトにコート化する。加法混色の３Ｍ色を異なる数のビットにコード化 する包括的処理については、「プロシーディンゲス　オブ　ザ　−Ｃ４−フイ・ ディ（ＰＲＯＣＥＥＤＩＮＧＳ　０ＦＴＨＥ　５ＩＤ）、Ｖｏｌ、２６／２，１ ９８５年の第１０１頁乃至第１０７頁に掲載されているカウリショー氏（Ｍ、　 Ｆ、　Ｃｏｗｌｉｓｈａｗ）の論文「画像浅水のための基礎的条件（Ｆｕｎｄａ ｓｅｎｔａｌ　Ｒｅｑｕｉｒｅ　−５ｅｎｔｓ　ｆｏｒ　Ｐｉｃｔｕｒｅ　Ｐｒ ｅｓｅｎｔａｔｉｏｎ）　Ｊを参照すればよい。

各カラー・ビクセルをルミナンスのみの原色と２つのルミナンスのみの原色はビ クセルの白さ、つまり明るさを表わす、クロミナンスのみの原色はいずれの実際 の色とも一致せず、共同して実際の色とルミナンスのみの原色との差を表わす、 原色の加算に当って量子化誤差が生ずるのを避けるために、上記のクロミナンス のみの原色中のビット数は通常ルミナンスのみの原色のビット数と殆ど変りはな い、クロミナンスのみの原色中のビット数が少なくなればなる程、表示の質が低 下する原因となる。

カラーの値をカラーマツプ・メモリと称されるメモリ用のアドレスとして任意に コード化してもよい、このメモリはこれらのアドレスに応答して、読出し出力と して、駆動信号を表示すべき所望のカラーを生じさせるカラー表示装置に供給す る。メモリは読出し専用メモリとして動作するものであるが、それが記憶してい るカラーマツプを変更するための装置を備えている。カラーマツプを容易に変更 することができるようにするために、これらのメモリは電気的に消去可能な読出 し専用メモリであってもよいし、ランダム・アクセス・メモリであってもよい。

計算機表示システムは、各種の映像処理モード間で互換性が得られるようにする ことが望ましく、それによって成分として計算機によって生成された映像、カメ ラによって生成された映像の双方からなる複合表示を作り出すことができる。こ のような映像表示プロセッサを作ろうとするときに生ずる問題として、高品位の カメラ生成映像中のビクセルは２４ビツトの長さに及ぶコードによって表わされ 、このようなビクセル・コードは計算機生成表示中の図形映像のビクセルを表わ すのに通常使用されるコードよりもビットに関して相当に長くなるという問題が ある。

〈発明の概要〉 この発明を実施した表示プロセッサは第１、第２および第３のカラーマツプ・メ モリを使用している０表示は３個のカラーマツプ・メモリの出力からそれぞれ供 給される３つの原色から生成される。ビクセル・データはビクセル・フォーマッ ト（ピクセル様式）当り幾つかのビット・ワード（ビット語）にコード化され、 この幾つかのビットはビクセル・フォーマット当りより少ないビット・ワードに 元々コード化された任意のビクセル・データを０と共に増加させることによって 与えられる。第１のカラーマツプ用のアドレスは各幾つかのビット・ワードの第 １の選択された部分から発生される。第２のカラーマツプ用のアドレスは各幾つ かのビット・ワードの第２の選択された部分から発生される。第３のカラーマツ プ用のアドレスは各幾つかのビット・ワードの第３の選択された部分から発生さ れる。各幾つかのビット・ワードの第１、第２および第３の選択された部分の１ つを少なくとも一部の時間、他のものと異ならせるための手段が設けられている 。

添付の図面において、 第１図、第２図および第３図はこの発明を含む表示プロセッサの実施例のブロッ ク図。

第４図、第５図および第６図は第２図の表示プロセッサで可能なビクセル・デー タ・フォーマット化構成を示す図、 第７図、第８図、第９図および第１０図は第３図の表示プロセッサて可能なビク セル・データ・フォーマット化構成を示す図、 第１１図および第１２図はこの発明を含む変形された表示プロセッサのブロック 図、 第１３図は並列あるいはバンクド動作で動作するように配列された第１図、第２ 図、第３図、第１１図あるいは第１２図の形式の２個の表示プロセッサのブロッ ク図、第１４図は第１図、第２図、第３図、第１１図あるいは第１２図の表示プ ロセッサと共に使用することのできる表示装置のブロック図である。

第１図の表示プロセッサは、ディスクあるいはテープを使用したデータ記憶装置 、デジタル・ランダム・アクセス・メモリ（ＲＡＭ）、通常のデータ・プロセッ サ、作図プロセッサ、表示装置と共に図形（グラフィック）詣力な具えた小形計 算機を構成するために使用することができる０作図プロセッサはデータ記憶装置 によって供給された図形情報を処理し、イメージデータな表示プロセッサが利用 するのに便利なフォーマットで記憶されるように映像記憶装置に割出てられたＲ ＡＭの部分に書込む、映像データはビット・マツプ編成（ビット・マツプ・オー ガナイゼーション）でＲＡＭに記憶される。すなわち、表示装置によって表示さ れる映像中の画素（ビクセル）の記述の各成分に対して、メモリ中に各々の記憶 位置が設けられている。ＲＡＭのイメージ記憶位置の読出し期間中は、これらの 記憶位置は表示装置のスクリーンの走査と同期したラスク走査順序てアドレスさ れ、表示プロセッサにビクセル・データを供給する。ＲＡＭは図形情報を記憶す ることに加えて一般のデータ・プロセッサ中で処理するためのデータを記憶する こともできる。ＲＡＭはさらに一般データ・プロセッサ、作図プロセッサ、およ び／または第１図の表示プロセッサ用の動作命令を記憶する。ＲＡＭの幾つかの 目的の使用法は小形計算機に共通で、このＲＡＭは以下では「計算機主メそり」 と称す。

第１図の表示プロセッサては、入力ラッチ２は連続するワード、すなわちビクセ ルの各記述を受信する。これらのワードは、記憶された映像に関してビット・マ ツプ編成された計算機主メモリから供給されたデータから選択される。好ましい 計算機主メモリの構造はビデオ・ダイナミック・ランダム・アクセス・メモリ（ ＶＲＡＭ）集積回路を使用したものである。このような回路は、通なランダム・ アクセス入力／出力ボートの他に付加直列出力ボートを具えた２重式ポートであ る。この直列出力ボートは、正規のランダム・アクセスに必要な時間内にビデオ ・サンプルの完全なラインてサイド・ロード（負荷）されるシフト・レジスタの 終端にある。シフト・レジスタはロードされると正規のランダム・アクセスによ って得られるよりも遥かに高速てビデオ・サンプルのラインを伝送するために高 い周波数（率）でクロックされる。

計算機主メモリ出力ボートは例えば３２ビツトの幅に形成されている。各ビクセ ルを表わす個々のワードへの分割はビクセル解号（ビクセル・アンラップ）回路 （第１図には示されていない）において実行される。この分割はビクセル・デー タを記憶するために使用されるビクセル記述の形式に適した命令に従う、最大の ビクセル記述は、ビクセルの３Ｍ色成分の各々に対して１バイトの輻で、２４ビ ツトを含んでいる。従って、入力ラッチ２には２４ビツトの記憶位置が設けられ ている。入力ラッチ２に供給される各ビクセルを表わすワード中に２４ビツトよ り少ないビットがあれば、残りのビット位置はＯとしてロードされる。

ラッチ２中に保持された２４ビツトのワードは第１カラーマツプ・メモリ４．第 ２カラーマツプ・メモリ５．第３カラーマツプ・メモリ６用の読出しアドレスを 発生するフォーマツダ（フォーマットする装置）３用の入力である。カラーマツ プ・メモリ４．５．６は各カラー成分信号を供給し、これらの成分信号はスクリ ーン上にカラー映像を再現するために使用される表示装置（図示せず）に供給さ れる。カラーマツプは読出し専用メモリ（ＲＯＭ）として動作するＲＡＭである ことが望ましく、これらは計算機主メモリからダウン・ロードによって任意の所 望カラーマツプ・データを用いてロードされる。カラーマツプ・メモリ４．５． ６が表示装置に伝送するビデオ信号サンプルのフィールド・リトレース期間中に このダウン・ロードを行なうのが好都合である。計算機主メモリがＶＲＡＭを使 用すると仮定すると、そのメモリの直列出力ボートからのダウン・ロードは非常 に高い周波数で行なわれるのて、同様にライン・トレース期間中にダウン・ロー ドを行なうのが実際的である０例えば、計算機主メモリが３２ビツトの幅の直列 出力ボートを持ワていると仮定すると、その出力の８ビツトは、カラーマツプ・ メモリ４．５．６の書込み期間中にこれらのメモリをアドレスするために使用さ れる。他の２４ビツトはカラーマツプ・メモリ４．５，６に書込み入力としてそ れぞれ供給されるバイト幅に割当てられる。

カラーマツプ・メモリ４．５．６は別々の読出し出力と書込み入力とを有してい るという意味で２重式ボートとして示されているが、その代りに単一人力／出力 バスを持ったＲＡＭを使用できるようにマルチプレックス構成とすることもでき る。カラーマツプ・メモリは別々の読出しアドレス入力および書込みアドレス入 力を持つものとして示されているが、カラーマツプ・メモリ４゜５．６の各々に ついて同じアドレス・バスを通して両方のアドレス・セットをマルチプレックス するように構成することもできる。フォーマツタ３中のレジスタの内容は計算機 主メモリのランダム・アクセス入力／出力ボートからのダウン・ロードによりて プログラムされる。あるいは、計算機主メモリの直列出力ボートを通して読出さ れた計算機主メモリのマルチプレックスはより複雑になるので、これらのレジス タはその読出し出力からプログラムすることもできる。

第１、第２および第３カラーマツプ・メモリ４．５．６はそれぞれカラー表示装 置に直接供給するための緑、赤、青の駆動信号の値を記憶することができる。こ れによって加法混色３原色のルミナンスに対する貢献度に従って、３つのカラー マツプ・メモリの出力中のビットの数を割当てるようにする０例えば、１＆の値 は赤の値よりも２ビット高い解像度で記憶され、青の値よりも３ビット高い解像 度で記憶される。これにより、カラー表示装置に対して全体として見掛けより高 い解像度を与えるように総合のカラーマツプ・メモリの能力を割当てることがで きる。

一般に計算機が図形映像（グラフィック・イメージ）を取扱い、カメラが生成す る映像を取扱うことはめったにないか、あるいは全くない場合は、カラーマツプ ・メモリ４．５．６が赤、緑、青の表示装置駆動信号を記憶するようにすること は設計上の選択事項である。これは、これらの加法混色３原色は常に正の値で、 完全に独立した変数であるから、映像の計算をより簡単に行なうことができるこ とによる。また、殆どの表示装置は最終的には赤、緑、青の駆動信号を必要とす る。

しかしながら、計算機はしばしば、カメラが生成した映像を取扱う必要があり、 この場合、作図プロセッサは全空間解像度をもってルミナンスのみの情報、低下 した空間解像度をもってクロミナンスのみの情報に関するピクセル・データを受 信することがある。すなわち、元のデジタル化されたカメラの応答についてはル ミナンスは表示イメージの水平および垂直の双方の方向において全密度でサンプ ルされ、一方クロミナンスは水平および垂直の少なくとも一方、好ましくは双方 においてより粗い密度でサブサンプルされる。計算機主メモリにおいて。

ルミナンスのみの変数、クロミナンスのみの変数に関して映像を記憶することに よって作図プロセッサを簡単化することができる。

カラーマツプ・メモリ４．５，６用の読出しアドレスを発生するために７オーマ ツタ３を通って導かれるこのようなフォーマットのピクセル・データを実行する ために、これらのメモリの１つがルミナンスのみの変数を記憶し、ルミナンスの みの座標系でアドレス可能にすることか望ましく、また他の２つのメモリの各々 が２個のクロミナンスのみの変数のそれぞれのものを記憶し、クロミナンスのみ の座標系でアドレス可能にすることか望ましい、このクロミナンスのみの座標系 は、例えば各クロミナンスのみの原色を表わす２つの直交するクロミナンスのみ の成分からなる。あるいは、他の例として任意のクロミナンス・コートのセット からなるものでもよい。

第２のカラーマツプ・メモリ５はルミナンスのみの原色の値を記憶する。第１お よび第３のカラーマツプ・メモリ４．６はそれぞれ第１のクロミナンスのみの原 色の債、第２のクロミナンスのみの原色の債をそれぞれ記憶する。カラーマツプ ・メモリ４．５．６から読出されたこれらの原色の値は第１図には示されていな い回路でマトリックスされて、カラー表示装置用の赤、青、緑の駆動信号を発生 する。

クロミナンスのみの信号とルミナンスのみの信号を合成するために、これらの信 号を補間によって全空間解像度で再記憶する必要がある。空間的補間は、ビクセ ルが３原色成分に関して表わされているときのみうまく実行される。もしカラー マツプ・メモリ４，５．６の任意のものが、例えば任意のクロミナンス−コード のような他の項目でアドレスされるならば、補間はその読出しアドレス間ではな く、カラーマツプ・メモリの読出し出力間であるべきである。

空間補間が２方向（すなわち、水平方向と垂直方向の双方）で行なわれると仮定 すると、次のように調整するのが最良である。計算機主メモリとピクセル入力ラ ッチ２との間に率（周波数）バッファ・メモリ（第１図には示されていない）が 設けられ、該率バッファ・メモリはすべてのライン・トレース期間中に時間的挿 間関係を基礎としてビクセルの２木の隣接する線に関連するカラーマツプ・メモ リ読出しアドレスを供給する。これらの連続する読出しアドレスは、カラーマツ プ・メモリ５および６をアドレスするために使用されるクロミナンスのみの座標 に関連したピクセル入力ラッチ２のこれらのビット位置に一時的に記憶される。

これは、２方向（例えば、双線形（パイリニア））空間補間に必要な４個の接近 して群をなすサブサンプルの組を特定するために、カラーマツプ・メモリ５およ び６の４個の連続する読出し出力を指定する。空間補間回路（第１図には示され ていない）は４個のサブサンプルを時間的に整列させ、これら４個のサブサンプ ルは、補間により生じた全密度サンプルか上記サブサンプルの位置に関する映像 フィールド中で持つべき位置に従って重み付けされる。一方のルミナンスのみの 原色サンプルと他方の補間によりて得られたクロミナンスのみの原色サンプルと の間の遅延差は補償される。一般に、フォーマツタ３の計３Ｉ機主メモリとビク セル入力ラッチ２との間に配置された率バッファ・メモリ中で上記の補償を行な うのが最良である。

ライン・リトレース期間中に計算機主メモリとして動作するＶＲＡＭの直列出力 ボートからダウン・ロードされるクロミナンスのみの情報によりて率バッファ・ メモリをロードするように構成するものが好ましく、そうすると直列出力ボート はライン・リトレース期間中にルミナンスのみの情報のみを自由に供給すること ができる。

カラーマツプ・メモリ４．５．６のいずれかが線リトレース期間中にこれらのＶ ＲＡＭの直列出力ボートからダウン・ロードされるデータによって再書込みされ るこの発明の実施例では、ライン・リトレース期間中に利用できる時間の争奪が あり、設計者はこの事実を念頭においておく必要がある。

カラーマツプ・メモリ４および６から読出されたクロミナンスのみの原色の補間 な行なう場合は、ルミナンス・マツプとして使用されるカラーマツプ・メモリ５ とは独立したカラーマツプ・メモリ４．６のアドレスが必要である。これはカラ ーマツプ・メモリ４および６に供給された読出しアドレスのパターンはカラーマ ツプ・メモリ５に供給された読出しアドレスのサンプリング・パターンと異って いるからである。

次にフォーマツタ３の構成について説明する。フォーマツタ３は入カラ・ンチ２ に保持されたピクセル・データからカラーマツプ・メモリ４．５．６用の読出し アドレスを発生するために使用される。このピクセル・データの各部分はこれら の読出しアドレスを発生するための基礎として選択され、この選択はこのデータ の２４ビツトに対する第１、第２および第３のマスクに従って行なわれる。

第１の２４ビツト・マスクは第１のカラーマツプ・メモリ４の読出しアドレスを 発生するための基礎として選択されるべきラッチ２の出力中の位置を特定する連 続するｒｌＪＯ群を持ち、またそのように選択されないラッチ２の出力中の位置 を特定する「０」を持ち、データ・プロセッサの指導の下て計算機主メモリから マスク・レジスタ１１に予めロートされる。マスク・レジスタ１１の出力中のビ ット位置は２４個のアンドゲートのランク１２に対する各第１入力であり、その 各第２人力は入力ラッチ２からの出力の各ビット位置である。アンドゲートのラ ンク１２の出力はマスク・レジスタ１１の第１マスク出力中のＯに対応するその すべての位置で０の値である。アンドゲートのランク１２の出力における残りの ビット位置は入力ラッチ２の出力の第１の選択された位置である。アンドゲート のランク１２の出力は、ラッチ２の出力の第１の選択された部分を位置合せする シフタ１３に入力として供給される。

シフタ１３は、アントゲートのランク１２から出力として供給された２４個のビ ットが２つの方法のうちの１ってシフトされるバレル・シフト機能を実行する。

シフタ１３の出力の２４個のビット位置中のビットは重みが増す方向にシフトさ れ、オーバーフローしたビットは空の最下位ビット位置にシフトされるか、ある いはシフタ１３の出力の２４個のビット位置のビットは重みが減少する方向にシ フトされ、アンダーフローしたビットは空の最上位のビット位置にシフトされる 。いずれの方向のシフトも充分なビット位置のシフトか得られる同じ結果か得ら れるので、シフタ１３か常に一方向にシフトするならば、上記シフタ１３をより 簡単に構成することができる０選択された方向のシフトのビット位置の数は第１ のシフト制御レジスタ１４に予めロードされ、レジスタ１４の内容か更新される までそこに記憶された正の２進数によってプログラム可能にシフトされる。

各ピクセルが走査されると、第１の前置アドレス・レジスタ１５はシフタ１３の 出力の８個のビット位置からロードされ、そのビット位置は第１マスクを通過す るラッチ２の出力の第１の選択された部分を含んでいる。シフタ１３は、その最 上位ビットか第１の前置アドレス・レジスタ１５をロードするシフタ１３の出力 の８ビット位置の最上位にあっても、あるいはその最下位ビットかシフタ１３の 出力のこれらの８ビット位置の最下位にあっても、ラッチ２の出力のこの第１の 選択された部分を慣習に従って位置合せする。前置アドレス・レジスタ１５はラ ッチ２の出力の第１の選択された部分を記憶し、そのビット位置のそれぞれをラ ンク１６中のオアゲートに各第１入力として供給する。ランク１６中のオアゲー トはその各２人力として、第１インデツクス・レジスタ１７から供給された第１ インデツクスのビット位置のそれぞれを受信する。第１インデツクスは計算機主 メモリから予めロードされている。ランク１６中のオアゲートの出力は第１カラ ーマツプ・メモリ４に対する読出しアドレスである。

第２カラーマツプ・メモリ５に対する読出しアドレスは素子１１〜１７によって 発生された第１カラーマツプ・メモリに対する読出しアドレスと同様な態様で２ １〜２７によって発生される。第３カラーマツプ・メモリ６に対する読出しアド レスは素子１１〜１７によって発生された第１カラーマツプ・メモリに対する読 出しアドレスと同様に素子３１〜３７によって発生される。

シフタ１３．２３．３３は２進数制御信号に従ってシフトするために次のように 構成するのが好都合である。シフタ１３．２３．３３の各々は多数の成分ジッタ を縦続接続したものである。第１の成分シフタは、それぞれカウンタ出力の最下 位ビットが０．１に対応するシフト無しと１ビット位置のシフトとの間で選択す る各マルチプレクサを持っている。第２の成分シフタは、それぞれカウンタ出力 の第２の最下位ビットが０．１に対応するシフト無しと２ビット位置のシフトと の間で選択する各マルチプレクサを持っている。成分シックのうちの任意のに番 目のシフタは、カウンタ出力のに番目の最下位ビットが０．　１に対応するシフ ト無しと２″ＬＬビツトのシフトとの間て選択する各マルチプレクサを持ってい る。従って、シフタ１３．２３．３３のすべてから得られる全シフト量はその縦 ｂｃ接続された成分シフタのシフトのビット位置の和になる。この明細書の以下 の部分では、各制御信号として使用される２進数の値が増すと、シフタ１３．２ ３．３３は重みが増す方向にシフトされると仮定する。

第１図の表示プロセッサはそのプログラミングが簡単化されるように表示プロセ ッサのフォーマツタ３を変形することがてきる。前置アドレス・レジスタ（プリ アドレス・レジスタ）　１５．２５．３５への入力を常に同じ方向に位置合せす ることが好ましい場合は、マスク・レジスタに記憶された情報を使用して自動的 に位置合せを行なうことかできる。これによると、第１、第２、第３のシフト制 御データをシフト制御レジスタ１４．２４．３４にロードするためのプログラミ ングが不要になる。第２図の表示プロセッサ・フォーマツタ７はこのような変形 であり、必要ならば自動前置アドレス位置合せを常に重みか増す方向にするもの である。第３図の表示プロセッサ・フォーマツタ８はこのような変形を示し、必 要ならば自動前置アドレス位置合せを常に重みが減少する方向にするものである 、第２図および第３図の表示プロセッサ・フォーマツタ７．８についてより詳細 に説明した後、位置合せ処理をフォーマツタ７．８の動作に基づいてより詳細に 説明する。フォーマツタ３のすべての動作はフォーマツタフ、８のいずれにもそ のまま同様に適用することができるのて、これらの説明で第１図の表示プロセッ サの可能な動作が明らかになろう。

第２図の表示プロセッサでは、２４ビツト以下でビクセルを完全に表わすデータ が入力ラッチ２にロードされ。

それらはその出力の最上位ビット位置を占める。ラッチ２の出力の残りの下位ビ ット位置はＯで満たされていることが望ましい、正確に２４ビツトのビクセルを 完全に表わすデータはＯの挿入を使用することなくピクセル入力ラッチ２にロー ドされる。

第１のカラーマツプ・メモリ４の読出しアドレスの基礎となるべきビクセル・デ ータは常にラッチ２の出力の８個の最上位ビットに強制的にグループ化される。

ラッチ２の出力の第１選択位置は僅か８ビツトに制限されている。これにより２ ４ビツト位置の記憶場所をもった第１図のマスク・レジスタ１１を僅か８ビツト 位置の記憶場所をもったマスク・レジスタ３８と置換することができる。

また、ラッチ２の出力の第１部分を選択するために第１図の２４個のアンド・ゲ ートのランク１２を僅か８個のアンド・ゲートのランク３９と置換することがで きる。アンド・ゲートのランク３９の出力を前置アドレス・レジスタ１５の入力 と整列させるためのシフタを必要としない。

第２のカラーマツプ・メモリ５の読出しアドレスの基礎となるべきビクセル・デ ータは常にラッチ２の出力の１５個の最上位ビットにグループ化される。ラッチ ２の出力の選択された部分は僅か８ビツトの幅に制限されているが、このバイト 幅は第１のカラーマツプ・メモリ４の読出しアドレスの基礎となるビクセル・デ ータに割当られたバイト幅と一致することも重畳することもない、僅か１６ビツ トの位置の記憶場所をもりたマスク・レジスタ４１で第２マスクを記憶するのに 充分であり、第１図のより広いマスク・レジスタ２１の代りに使用することかで きる。僅か１６個のアンド・ゲートのランク４２を第１図の２４個のアンド・ゲ ートのランク２２と置換することができる。

また、僅か１６ビツトの入力容量をもったシフタ４３を２４ビツトの入力容量を もった第１図のシフタ２３と置換することができる。シフタ４３がラッチ２の出 力の第２の選択部分を前置アドレス・レジスタ２５をロードするために最上位ビ ット位置にバレルシフトするように位置合せか行なわれるべきである０重みが増 す方向のバレルシフトにおいて、一定数のビット位置をもつた数の最下位ビット は重みが増す方向にシフトされ、オーバーフローするより大きな重みのビットは 空のより下位の重みのビット位置に挿入される。シフタ４３によって与えられた バレルシフト中に含まれるビット位置の数はクロック・カウンタ４４のカウント 出力によって指定される。このカウント出力はまた他のシフタ４５が第１のマス ク・レジスタ４１から入力として受信する第１マスクをその出力においてより上 位の重みに向けてバレルシフトするビット位置の数をも指定する。シフタ４５の 最上位ビット位置は検出器４６に供給されて、もしそのビット位置が０であれば シフト信号を発生する。そのシフト信号はカウンタ４４のカウント入力として転 送される。さらに詳しく言えば、検出器４６は単一ビットの補数器からなり、カ ウンタ４４のクロックによって補数器の出力をサンプリングする。第２の前置ア ドレス・レジスタ２５はシフタ４３の出力の８個の最上位ビット位置からロード され、ラッチ２のビクセル・データの第２の選択された部分の位置合せは重みが 増す方向に行なわれる。

第３のカラーマツプ・メモリ６の読出しアドレスの基礎となるべきビクセル・デ ータは入力ラッチ２の２４ビツトのどこかにグループ化される。ラッチ２の出力 の第３の選択された部分は、第１図の表示プロセッサのフォーマツタ３における と同様にマスク・レジスタ３１に記憶された第３マスク（第３マスク信号）に応 答して２４個のアンドゲートのランク３２によって選択される。ラッチ２の出力 の第３の選択された部分は、第１図のフォーマツタ３の場合と同様にフォーマツ タフのシフタ３３によって重みが増す方向に位ＮＦＡ整される。しかし、第２図 の表示プロセッサのフォーマツタフにおいて、シフト３３を通して行なわれるシ フトのビット位置の数はカウンタ４７に記憶されたカウントによって指定される 。このカウンタはまたビットの数を指定し、これによってレジスタ３１の第３マ スクの内容はシフタ３３と同様にシック４８の出力てシフトされる。シフタ３３ および４８は、カウンタ４７中のカウントが増加されると、それらの出力中で重 みか増す方向にシフトされる。シフタ４８の出力の最上位ビットは検出器４９に 供給されて、もしそのビット位置かＯてあればシフト信号を発生し、そのシフト 信号はカウンタ４７にカウント入力として転送される。第３の前置アドレス・レ ジスタ３５はシフタ３３の出力の８個の最上位ビット位置からロートされ、ラッ チ２のビクセル・データの第３の選択された部分の位置調整は重みか増す方向に ある。

第３図の表示プロセッサのフォーマツタ８では、レジスタ１５．２５．３５にロ ードされた第１、第２．第３の前置アドレスの位置調整は、第２図の表示プロセ ッサの７オーマツタフの場合は重みが増す方向であったのに対し、この場合は逆 に常に重みが減少する方向である。第３図のデータ・プロセッサでは、２４ビツ ト以下のビクセルを完全に記述するデータは入力ラッチ２にロートされ、それに よりそれらはその出力の最下位ビットを占める。入力ラッチ２の出力の残りのよ り高位のビット位置は０て満たされるのが望ましい、前と同様に、正確に２４ビ ツト中のビクセルを完全に記述するデータは０挿入を使用することなくピクセル 入力ラッチ２にロートされる０次に第３図のフォーマツタ８か第２図のフォーマ ツタ７と異っている点を述べる。

第１カラーマツプ・メモリ４の読出しアドレスか基礎となるべきピクセル・デー タは、入力ラッチ２の出力の８個の最下位ビット位置で強制的にグループ化され る。

第２カラーマツプ・メモリ５の読出しアドレスが基礎となるべきピクセル・デー タは、入力ラッチ２の出力の１６個の最下位ビット位置てグループ化される。

シック４３′および４５′の出力は、カウンタ４４に含まれるカウントが増加す ることに応答して他のビット位置を重みの減少する方向にシフトする。カウンタ ４４中のカウントは、検出器２８がシック４５′の出力の最下位ビット位置に０ を検出すると増加される。シック４３′の出力の８個の最下位ビット位置は第２ 前置アドレスをレジスタ２５にロードする。

シフタ３３′及び４８′の出力は、カウンタ４７に含まれるカウントか増加する ことに応答して他のビット位置を重みか減少する方向にシフトする。カウンタ４ ７中のカウントは、検出器２９がシック４８′の出力の最下位ビット中に０を検 出すると増加される。シック３３′の出力の８個の最下位ビット位置は第３前置 アドレスをレジスタ３５にロートする。

次に、異なったピクセル・データ・フォーマットが第２図のフォーマツタフによ ってどのように調整されるかを説明する。これらの考察により、より融通性のあ る第１図のフォーマツタ３がどのように使用されるかに間しても学ぶことかでき る。第４図乃至第６図は、入力データ・ラッチ２、マスク・レジスタ３８．４１ ．３１．前置アドレス・レジスタ１５．２５．３５中に含まれるピクセル・デー タの性質を示すために第２図のブロック図を要約したものである。第４図乃至第 ６図を考察するに当って、第１、第２および第３のインデックスは０値であると 仮定すると、前置アドレス・レジスタ１５．２５．３５の内容はそれぞれカラー マツプ・メモリ４．５．６の読出しアドレスに対応している。

第４図は１例えば８ビツトの赤（Ｒ）、８ビツトの緑（Ｇ）、８ビツトの青（Ｂ ）のピクセル記述が計算機主メモリ中で使用されるとき、ピクセル・データがラ ッチ２から前置アドレス・レジスタ１５．２５．３５にどのようにして流れるか を示している。あるいは、第４図は８ビツトのＹ、８ビツトの（Ｒ−Ｙ）、８ビ ツトの（Ｂ−Ｙ）、あるいは８ビツトのＹ、８ビツトのＩ、８ビツトのＱのピク セル記述が使用されるときに、ピクセル・データがラッチ２から前置アドレス・ レジスタ１５．２５．３５にどのようにして流れるかを示していると考えること もできる。Ｙはルミナンスのみの原色、（Ｒ−Ｙ）、（Ｂ−Ｙ）、あるいは１． Ｑは第１および第２のクロミナンスのみの原色である。３バイト・ピクセル・デ ータ入力ラッチ２は２４ビツトの数ＡＢＣＤ　ＥＦＧＨＪＫＬＭＮＰＱＲ５ＴＵ Ｖ　ＷＸＹＺて満たされ、各文字ハｌあるいは０のいずれかを表わす、（マスク ・レジスタ３８に記憶されている）８ビツトの第１マスク（第１マスク信号）は すべてＯで、ラッチ２の内容の初めの８ビツトＡＢＣＤ　ＥＦＧＨはランク３９ 中のアンドゲートで選択されて、第１の前置アドレス・レジスタ１５に挿入され る。（マスク・レジスタ４１に記憶されている）１６ビツトの第２マスクはその 最上位位置にある８個のＯとそれに後続するその下位位置の８個の１とからなる 。ラッチ２の内容の中間の８ビットＪＫＬＭ　ＮＰＱＲはランク４２中のアンド ゲートによって選択されて、シフタ４３によってシフトされ、さらに第２の前置 アドレス・レジスタ２５に挿入される。（マスク・レジスタ３１に記憶されてい る）２４ビツトの第３マスクはその上位位置にある１６個の０と、それに後続す るその下位位置の８個の１とからなる。ラッチ２の内容の８個の最下位ビット５ ＴＵＶ　ＷＸＹＺはランク３２中のアンドゲートによって選択され、シフタ３３ によフてシフトされ、第３の前置アドレス・レジスタ３５に挿入される。

この動作モードでは、第１、第２および第３のインデックスの値は０で、カラー マツプ・メモリ４．５．６の各々はその記憶位置に、それらの記憶位置用の読出 しアドレスに等しい出力信号を記憶する。実際にはこれは前置アドレス・レジス タ１５．２５．３５の内容を駆動信号として表示装置に転送する。あるいは、第 １、第２、第３の各インデックスの値はＯで、カラーマツプ・メモリは前置アド レス・レジスタ１５．２５．３５の内容に対して非線形応答性を与えるようにプ ログラムされてもよい、この処理は、例えば、デジタル図形映像では普通に行な われているように、非ガンマ補正ビデオを使用するように設計された計算機モニ タ上に表示させるための映像に適合するように、放送テレビジョン映像から好ま しくないガンマ補正を除くために使用することかてきる。Ｙ、１．Ｑ動作ては、 カラーマツプ・メモリ４．５．６からの非線形応答性は、クロミナンスのみの原 色の解像度を飽和した赤、緑、青に対するよりも白近くで高くなるように計算機 生成イメージ中の画像をより良く表現するために使用される。カラーマツプ・メ モリ４．５．６を独立アドレスすることにより、計算機プログラマの自由な選択 により、カメラ生成イメージあるいはこれを模擬するイメージを表わす成分ビデ オ信号の線形あるいは非線形処理を行なうために上記のカラーマツプ・メモリ４ ．５．６を使用することかできるようにする。メモリ４．５，６の独立アドレス により、これらのメモリを図形映像（グラフィック・イメージ）処理に関連する より汎用のカラーマツピング作業の実行に加えて上記の機能を行なうようにする ことができる。カラーマツプ・メモリ４．５．６の独立アドレスにより偽カラー を容易に表示させることもできる。

第５図はピクセル・データを入力ピクセル・データ・ラッチ２からフォーマツタ ７中の前置アドレス・レタスタ１５．２５．３５に流通させる他の方法を示す、 ラッチ２のビクセル・データは、計算機主メモリを保護するために１６ビツトの ビクセル・データであり、ラッチ２に入力される前に８個の連続する０でパディ ングされている。これらの２バイトのビクセル・データは青原色の４ビツトＡＢ ＣＤと、赤原色の５ビットＪＫＬＭＮと、緑原色の７ビツト５ＴＵＶＷＸＹとか らなる。

（マスク・レジスタ３８に記憶されている）８ビツトの第１マスク（第１マスク 信号）は青情報を選択するための最上位ビットとして４個の１と、これに続く赤 情報をマスクするための下位ビットとしての４個のＯとを有している。従って、 ラッチ２の内容の４個の最上位ビットＡＢＣＤ　はランク３９中のアンドゲート によって選択され、４個のＯからなる下位ビットを従えた上位ビットとして第１ の前置アドレス・レジスタ１５に挿入される。

（マスク・レジスタ４１に記憶された）１６ビツトの第２マスク（第２マスク信 号）は青情報をマスクするための最上位ビットとしての４個の０と、それに続く 赤情報を選択するための５個の１と、それに続く線情報をマスクするための７個 のＯとを有している。シフタ４３はアンドゲートのランク４２の出力における０ ０００　ＪＫＬＭＮＯＯＯ００００１７）赤情報応答をＪＫＬＭ　Ｎ０ＯＯｏｏ ｏｏ　ｏｏｏｏに位置調整し、シフタ４３の出力の最初の８ビットＪＫＬＭ　Ｎ ０ＯＯは第２の前置アドレス・レジスタ２５に挿入される。

（マスク・レジスタ３１に記憶されている）２４ビツトの′第３マスク（第３マ スク信号）は青および赤情報をマスクするために最上位ビットとして９個のＯと 、これに続く線情報を選択するための７個の１と、これに統く０として示された ８個のビットを有している。シフタ３３は、アンド・ゲートのランク３２の出力 におけるｏｏｏｏ　。

０００　０ＳＴＵ　ＶＷＸＹ　００００　００００緑情報応答を５ＴＵＶ　ＷＸ ＹＯ０００００００００ｏｏｏ　ｏｏｏｏに位置調整し、シフタ３３の出力の初 めの８ビツト５ＴＵＶ　ＷＸＹＯは第３前置アドレス・レジスタ３５に挿入され る。

入力ラッチ２のビクセル・データを最初の４と・ントの青情報と、２番目の５ビ ツトの赤情報と、最後の７ビツトの線情報とにより編成（オーガナイズ）するこ とにより、前置アドレス・レジスタ１５．２５．　：１５にロードされるデータ を位置合せするために発生されるべきシフト信号の数を最少にすることがてきる 。これによりフォーマツタ７を再プログラムするのに必要な時間を短縮すること ができる。

第６図はフォーマツタ７かカラーマツプ・アドレス中でコート化されたビクセル ・データをどのように処理することができるかを示している。６ビツトのカラー マツプ読出しアドレスＡＢ　ＣＤＥＦは２６個のカラーをコード化し、各カラー は色相、色飽和度、ルミナンスの唯一の組合せをもっている。これらの６ビツト ・カラーマツプ読出しアドレスにはビクセル・ラッチ２において１８個の下位ビ ットでバッドされる。これらの１８個の下位ビットか０であると、第１マスクの ２個の最下位ビット、第２マスクの１０個の最下位ビット、および第３マスクの １８個の最下位ビットがｌであるか０であるかは後程本明細書中でさらに検討す るビクセル入力ラッチ２のビクセル・グラピング（ビクセルをつかみ取ること） を実行するために呼出される場合のみ！を要になってくる。これとは別に、第１ マスクの２個の最下位ビットか０．第２マスク中のｌＯ側の最下位ビットが０、 第３マスク中の１８個の最下位ビットが０であると、ラッチ２の内容の１８個の 最下位ビットが１か０かであるかは重要でない、これらの２つの状態の少なくと も一方は満足されるべきであり、両方の存在は第６図に示されている。

（マスク・レジスタ３１に記憶されている）第１マスクは上位ビットとして６個 の１．下位ビットとして２個のＯをもつているので、アンドゲートのランク３９ は前置アドレス・レジスタ１５の入力としてＡＢＣＤ　ＥＦＯＯを供給する。（ マスク・レジスタ４１に記憶されている）第２マスクは上位ビットとして６個の １．下位ビットとして１０個の０をもっているので、アンドゲートのランク４２ はシフタ４３へ入力としてＡＢＣＤ　ＥＦＯＯ００００００００を供給する。第 ２マスクはその最上位位置に０をもっているので、この入力はシフタ４３の出力 を形成するための位置合せを必要とせず、前置アドレス・レジスタ２５はその８ 個の最上位ビットＡＢＣＤ　ＥＦＯＯでロードされる。（マスク・レジスタ３１ に記憶されている）第３マスクは上位ビットとしての６個の１とそれに続＜１８ 個の０とをもっているので、アントゲートのランク３２はシフタ３３に入力とし てＡＢＣＤ　ＥＦＯＯ００ｏｏ　ｏｏｏｏ　ｏｏｏｏ　ｏｏｏｏを供給する。こ の場合も位ＮＴｌ４整は不要で、シフタ３３は前置アドレス・レジスタ３５をＡ ＢＣＤ　ＥＦＯＯてロードする。カラーマツプ・メモリ４．５．６は第６図に従 って読出しアドレスでもって動作するようにカラーマツプ・データでロードされ 、これはこれらのメモリをカラーマツプ・データてロードするための一般の処理 を示す、６ビツトのビクセル・データ・コードをもった可能な２６個のカラーマ ツプ・アドレスはカラーマツプＲＡＭ４．５．６用の書込みアドレスとして連続 して発生され、そのアドレスに関連する表示装置への各原色成分駆動信号は適当 な時期にＲＡＭに書込まれる。これは常に第２図の表示プロセッサがディスプレ イを処理する前あるいはフィールド・リトレース期間中に行なわれる。計算機主 メモリがＲＡＭ４，５．６を再書込みするために急速ダウン・ロードを行なうＶ ＲＡＭを使用している場合は、これらのカラーマツプ・メモリはライン・リトレ ース期間中にすべての部分において、あるいはかなりの部分において同様に再書 込みされる。もしＲＡＭ４．５．６か２重ボーｌ一式であれば、カラーマツプ用 のこれらのＲＡＭの内容の更新もまたライン・リトレース期間中に少しづつ行な うことがてきる。

同じカラーマツプ読出しアドレスかＲＡＭ４．５．６の各々に供給されると仮定 すると、８ビツト・カラーマツプ読出しアドレスを２６個のカラーをコード化す るためのビクセル・データとして使用することかてき、あるいはより少数のｍ個 のビットを２′″個のカラーをコード化するためのビクセル・データとして使用 することかできる。これは従来技術のカラーマツピングのやり方と同様である。

しかしながら、３個の８ビツト・カラーマツプ読出しアドレスは２′′×２８× ２ａ個すなわち２２４個の異なるカラーをマツプすることがてきる。読出しアド レスかそれぞれｐビット、９ビツト、ｒビットの長さであれば、２（ｐ″＠＊ｒ １個のカラーをマツプすることができる。ここで、ｐ＝ｑ＝ｒ＝ｍてあれば、２ ３１個のカラーをマツプすることかてき、３個のカラーマツプがすべて同じ読出 しアドレスを受信する場合、従来技術のカラーマツピング法の２１倍のマツプが 可能である。しかしながら、これらの余分のカラーは対応する大きさのルミナン ス値をもつことなしに大きなりロミナンス値をもつのて、これらのすべての余分 のカラーを実際には必要てないこともある。

次に第３図の）オーマツタ８によってどれ程の異なるビクセル・フォーマットが 可能であるかを考えてみる。

第１図のフォーマツタ３は第２図のフォーマツタフの性能と同じように動作する ことかてきるのみならず、以下に述べるように第３図のフォーマツタ８の性能と 同じように動作することもできる。第７図乃至第１Ｏ図は入力ピクセル・データ ・ラッチ２、マスク・レジスタ３８．４１．３１、前置アドレス・レジスタ１５ ．２５．３５中に含まれるピクセル・データの性質を示すために第３図のブロッ ク概略図を要約したものである。第７図乃至第１Ｏ図を考察するに当って、第１ ．第２、第３のインデックスはＯ値であり、従って、前置アドレス・レジスタ１ ５．２５．３５の内容はカラーマツプ読出しメモリ４．５，６の読出しアドレス にそれぞれ対応すると仮定する。第１０図はまたインデックス・レジスタ１７． ２７．３７に記憶されたインデックスの性質と、オアゲートのランク１６．２６ ．３６の出力接続からカラーマツプ・メモリ４．５，６に供給された読出しアド レスの性質を示している。

第７図は１例えば８ビツトの赤、８ビツトの緑、８ビツトの青のピクセル記述が 計算機主メモリて使用されるときに、ピクセルル・データかラッチ２からフォー マツタ８中の前置アドレス・レジスタ１５．２５．３５にどのように流れるかを 示している。同じ形式のビクセル・データの流れは、主計３Ｉ機メモリ中て８ビ ツトのＹ、８ビツトのＩ、８ビツトのＱ、あるいは８ビツトのＹ、８ビツトの（ Ｒ−Ｙ）、８ビツトの（Ｂ−Ｙ）のピクセル記述が使用される場合にも生ずる。

３バイトビクセル・データ入力ラッチ２は２４ビツトの数５ＴＵＶ　ＷＸＹＺ　 ＪＫＬＭ　ＮＰＱＲＡＢＣＤＥＦＧＨによって満たされる。これらの各文字は１ またはＯのいずれかを表わす（マスク・レジスタ３８に記憶されている）８ビツ トの第１マスクはすべて１て、ラッチ２の下位の８ビツトの内容ＡＢＣＤ　ＥＦ ＧＨは第１の前置アドレス・レジスタ１５への挿入のためにランク３９中のアン トゲートによって選択される。（マスク・レジスタ４１に記憶されている）１６ ビツトの第２マスクはその上位ビット位置にある８個の１と、それに後続するそ の下位ビット位置にある８個の０とからなる。ラッチ２の内容の中間の８ビット ＪＫＬＭ　ＮＰＱＲはランク４２中のアンドゲートによって選択され、シック４ ３′によってシフトされ、第２の前置アドレス・レジスタ２５に挿入される。（ マスク・レジスタ３１に記憶されている）２４ビツトの第３マスクはその上位ビ ット位置の８個の１と、それに後続する下位ビット位置の１６個の０とをもって いる。ラッチ２の内容の８個の最上位ビット５ＴＵｖ　ＷＸＹＺはランク３２中 のアンドゲートによって選択され、シック３３′によってシフトされ、第３の前 置アドレス・レジスタ３５に挿入される。

この動作モードでは、第１、第２、第３のインデックスは０債にされ、各カラー マツプ・メモリ４．５．６はその記憶位置に、その記憶位置用の読出しアドレス に等しい出力信号を記憶する。これは要するに前置アドレス・レジスタ１５．２ ５．３５の内容を表示装置にその駆動信号として転送する。これとは違って、第 １、第２、第３の各インデックスが０値にされ、カラーマツプ・メモリを前置ア ドレス・レジスタ１５．２５．３５の内容に非線形応答するようにプログラムさ れてもよい。

第８図はピクセル・データを入力ビクセル・ラッチ２からフォーマツタ８中の前 置アドレス・レジスタ１５．２５．３５に流すための別の方法を示す、ラッチ２ のピクセル・データは計算機主メモリを維持するために１６ビツトのピクセル・ データであり、ラッチ２に入力される前に８個の先行するＯでバッドされている 。これらの２バイトからなるビクセル・データは緑の原色の７個のビット５ＴＵ ＶＷＸＹと、赤の原色の５個のビットＪＫＬＭＮと、青の原色の４個のビットＡ ＢＣＤとからなっている。

（マスク・レジスタ３８に記憶されている）８ビツトの第１マスクは赤情報をマ スクするための最上位ビットとしての４個の０と、これに後続する青情報を選択 するための最下位ビットとしての４（ｉの１とをもっている。従ヮて、ラッチ２ の内容の４個の最下位ビット　ＡＢＣＤはランク３９中のアンドゲートによって 選択されて、先行する４個のＯからなる上位ビットを伴った最下位ビットとして 第１の前置アドレス・レジスタ１５に挿入される。

（マスク・レジスタ４１に記憶されている）１６ビツトの第２マスクは緑情報を マスクするための最上位ビットとしての７個の０と、これに統〈赤情報を選択す るための５個の１と、これに統〈青情報をマスクするための４個の０とをもって いる。シック４３′はアンドゲートのランク４２の出力における００００　００ ０Ｊ　ＫＬＭＮ　００００の赤情報応答性を００００　００００　０００ＪＫＬ ＭＮに位置合せし、シック４３′の出力の最終８ビツト０ＯＯＪ　ＫＬＭＮは第 ２の前置アドレス・レジスタ２５に挿入される。

（マスク・レジスタ３１に記憶されている）２４ビツトの第３マスクは、（０と して示された）任意の８個の最上位ビットと、それに続く線情報を選択するため の７個の０と、それに続く赤および青情報をマスクするための９備の０とをもっ ている。シフタ３３′はゲートのランク３２の出力における００００　００００ 　５ＴＵＶ　ＷＸＹｏ　ｏｏｏｏ　ｏｏｏｏの線情報応答性をｏｏｏｏ　。

ｏｏｏ　ｏｏｏｏ　ｏｏｏｏ　ｏｓＴｕ　ｖｗｘｙに位置合せし、シフタ３３′ の出力の最終８ビットＯＳＴＵｖｗｘｙは第３の前置アドレス・レジスタ３５に 挿入される。

第９図はフォーマツタ８かカラーマツプ・アドレス中でコード化されたビクセル ・データをどのように処理することができるかを示している。６ビツトのカラー マツプ読出しアドレスＡＢ　ＣＤＥＦは２６個のカラーをコード化する。各カラ ーは色相、色飽和度、ルミナンスの唯一の組合せをもりている。これらの６ビツ ト・カラーマツプ読出しアドレスにはビクセル・ラッチ２中て１８個の上位ビッ トかバットされる。これらの１８個の最上位ビットが０てあれば、第１マスクの ２個の上位ビット、第２マスクの１０個の最上位ビット、および第３マスクの１ ８個の最上位ビットが１であるかＯであるかは、ビクセル入力ラッチ２がビクセ ル・グラピング（その機能については本明細書中でさらに検討・する）を実行す るために呼出される場合にのみ重要になる。これとは別に、第１のマスク中の２ 個の最上位ビットが０、第３のマスク中の１８個の最上位ビットが０であれば、 −ラッチ２の内容の１８個の最上位ビットが１であるかＯであるかは重要てはな い、これらの異なる状態の少なくとも１つは満足されねばならず１両方の状態が 第９図に示されている。

（マスク・レジスタ３８に記憶されている）第１のマスクは上位ビットとしての ２個のＯと、下位ビットとしての６個の１とを有し、アンドゲートのランク３９ は前置アドレス・レジスタ１５に入力として０ＯＡＢ　ＣＤＥＦを供給する。（ マスク・レジスタ４１に記憶されている）第２マスクは上位ビットとして１０個 の０と下位ビットとしての６個の１とを有し、アントゲートのランク４２はシフ タ４３′に入力として００００　００００　００ＡＢ　ＣＤＥＦを供給する。第 ２マスクはその最下位ビット位置に１をもつのて、この入力シフト４３′の出力 を形成するための位置合せを必要としない、また前置アドレス・レジスタ２５は その８ビツトの最下位ビット０ＯＡＢ　ＣＤＥＦでロードされる。（マスク・レ ジスタ３１に記憶されている）第３のマスクは上位ビットとしての１８個のＯと それに続く６個の１とを有し、アンドゲートのランク３２はシフタ３３′へ入力 してｏｏｏｏ　ｏｏｏｏ　ｏｏｏ。

００００　００ＡＢ　ＣＤＥＦを供給する。この場合も位置合せは必要でなく、 シック３３′は前置レジスタ３５を０ＯＡＢ　ＣＤＥＦでロードする。

第１図のフォーマツタ３はカラーマツプＲＡＭ４．５．６を再ロードする必要な しに複数のビクセル・データ・モードを処理するに当りて並みはずれた融通性を 具えている。これは別々の映像源から引出された成分を使用して複合イメージで ある表示なオンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）、リアルタイムで容易に発生 させることかできる。

この融通性の多くは第２０および第３図のフォーマツタ７．８の各々においても 保持されている。

ここで、複合表示イメージヤについて考察する。第１の成分映像は、習慣的にカ メラ生成映像処理と共に使用される線形カラーコートと同様に、線形カラーコー トに関して説明されている。このコードは個々の読出しアドレスをＲＡＭ４，５ ．６に供給するのに役立つ、第２の成分映像は、読出しアドレスＲＡＭ４．５． ６に並列的に供給するのに必要な他の任意のカラーコートについて説明されてい る図形映像（グラフィック・イメージ）であるビクセル・データのフォーマット から他のフォーマットに進むときに第１、第２、第３のマスクがマスク・レジス タ１１．２１．３１．あるいは３８．４１．３１に再ロードされる。しかし、第 １、第２、第３のインデックスは、さらに、他の成分映像をアドレスした部分と は異なるＲＡＭ４．５．６の部分をアドレスするためにインデックス・レジスタ １７．２７．３７に再ロードされる。

−例として、第１の成分映像は第５図に関して述べた１６ビツトのビクセル・コ ード・フォーマットを使用し、第２の成分映像は第６図に関して述べた６ビツト ・ビクセル・コード・フォーマットを使用して動作する第２図のフォーマツタフ について考察する。前置アドレス中には最下位ビットとして１をもったいずれの コートの組も発生しない、従って、いずれか一方のコード化体系によって発生さ れることのできるすべての前置アドレスはＲＡＭ４．５，６の各々て得られる記 憶位置の半分以上を要求することはできない、このことは各コート化体系の各カ ラーマツプ情報はＲＡＭでマルチプレックスされることを意味する。

各ＲＡＭ４．５，６中の位置の初めの半分は第５図に関して述べたように線形ビ クセル・コート情報を記憶するために割当てられている。これらの位置はすべて 最下位ビットかＯのアドレスをもっている。各ＲＡＭ４．５．６中の位置の後の 半分は第６図に関して述べたように任意にコード化されたカラーマツピング情報 を記憶するために割当てられている。その位置はすべて最下位ビットが１のアド レスをもっている。

入力ピクセルの流れが第５図に関連して述べた１６ビツトのビクセル・コート・ フォーマットを使用した第１成分映像を表わすビクセルからなるときは、レジス タ１５．２５、３５中の前置アドレスは修正なしに線形ビクセル・コートに関し てカラー・ビクセル・データを記憶する位置を読出すためにＲＡＭ４．５．６に 読出しアドレスとして供給される。従ワて、その読出しアドレスの最下位ビット は０で、ＲＡＭ位置の前半をアドレスする。これはすべてのビット位置において 各々かＯのインデックス・レジスタ１７．２７．３７中の第１、第２および第３ のインデックスに応答して行なわれる。

入力ビツトの流れが第６図に関して述べた６ビツトの任意にコード化されたフォ ーマットを使用した第２の成２５．３５中の前置アドレスは、カラーマツピング 情報に関してカラービクセル・データを記憶する位置を読出すためにＲＡＭ４． ５，６に読出しアドレスとして供給する前に修正しなければならない。この場合 の修正は読出しアドレスの最下位ビットを強制的にＯにすることで、従ってＲＡ Ｍ位置の後半をアドレスする。インデックス・レジスタ１７．２７．３７中の第 １、第２、第３のインデックスは各々００００　０００１にされ、ビクセル・デ ータが任意にコート化されたときＲＡＭ４．５．６の任意の後半を読出す、すな わち、レジスタＩｓ、　２５．３５中の前置アドレスは１だけ増加されて読出し アドレスをＲＡＭ４．５，６に供給し、これらの交互の記憶位置でＲＡＭはカラ ーマツピング原理に従って任意のカラーコート用のデコード（復号）情報を記憶 する。

実際は、レジスタ１５．２５．３５に記憶された第１．第２、第３の前置アドレ スの２個の最下位ビットは第６図のビクセル・コード化方法では０であるので、 第５図および第６図のビクセル・コード化体系はカラーマツプ・メモリ４，５． ６中のアドレス可能記憶位置の３／４を占有するにすぎない、追加ビクセル・コ ード化体系がその２個の最下位ビットとして０をもつ前置アドレスを含むものて 限り、インデックス・レジスタ１７．２７．３７中の００００　００１１のイン デックスを使用することによって上記のビクセル・コート化体系を適合させるこ とができる。

あるビクセル・フォーマットから他のフォーマットへ変換する他の例において、 第１の成分映像が第８図に関して述べた１６ヒ′ツトのビクセル を使用し，第２の成分映像か第９図に関して述べた６ビツトのビクセル・コード ・フォーマットを使用するように動作する第３図のフォーマツタ８について考察 する。

いずれのコードの群もその最上位ビットとしてｌをもった前置アドレスを生じな い．いずれのコード化体系によっても発生されるすべての前置アドレスはＲＡＭ ４。

５、６の各々において得られる記憶位置の１／２以上を占有することができない ．このことは各コード化体系の各カラーマツプ情報はＲＡＭ内にマルチプレック スされることを意味する。

各々のＲＡＭ４、５、６の位置の半分は第８図に関して述べた線形ビクセル・コ ード情報を記憶するために割当てられており、各々のＲＡＭの位置の残りの半分 は第９図に関して述べた任意にコード化されたカラーマツピング情報を記憶する ために割当てられている．すべてのＲＡＭ位置の初めの半分は最上位ビットがＯ のアドレスをもち、すべてのＲＡＭ位置の後の半分は最上位ビットのアドレスを もっている．入力ビクセルの流れが１６ビツトのビクセル・コード・フォーマッ ト（第８図）を使用する第１の成分映像を表わすビクセルからなるとき、レジス タＩｓ，　２５．　３５中の前置アドレスは、カラー情報を線形コート化するビ クセル・データを記憶する位置を読出すためにＲＡＭ４．５、６に対する読出し アドレスとして修正なしに供給される．従って、読出しアドレスの最上位ビット は０で、ＲＡＭの位置の初めの半分をアドレスする．これはすべてのビット位置 て０のインデックス・レジスタ１７、２７、３７中の第１、第２、第３のインデ ックスに応答して行なわれる。

入力ビツトの流れが６ビツトの任意にコード化されたフォーマット（第９図）を 使用した第２の成分アドレスを表わすビクセルからなるときは、レジスタ１５． 　２５、３５中の前置アドレスはＲＡＭ４．５、６に読出しアドレスとして供給 される前に修正しなければならない。この場合の修正は、読出しアドレスの最上 位ビットを１にすることてあり、従ってＲＡＭの位置の後半をアドレスする．ビ クセル・データが任意にコード化されるときは。

ＲＡＭ４、５、６の位置の後半を読出すためにレジスタ１７、　２７、３７中の 第１，第２，第３のインデックスはそれぞれｉｏｏｏ　ｏｏｏｏにされる．この 場合、前置アドレスがそれらの最上位および第２の最上位ビットに決して１を持 たない追加ビクセル・コード化体系は、カラーマツプ・メモリ４、５，６を拡張 したり再プログラムする必要なしに使用することがてきる．インデックス・レジ スタ１７、２７、３７中の第１、第２、第３のインデックスはこのよな追加コー ド化体系に対して１１００　００００になる。

第３図の表示プロセッサのフォーマツタ８において。

ビクセル・コートの異なる組を供給するためにカラーマツプ・メモリ４、５、６ 中の記憶位置は２の整数束の幅の範囲に割当てられる。これは第１、第２，第３ のインデックスを第１、第２，第３の前置アドレスと組合せるためにオアゲート のランク１６．　２６、３６を使用することによって課せられる制限である，Ｒ ＡＭの位置の部分を任意の範囲に割当てることは可能である．オアゲートのラン ク１６、２６、３５を各々の加算器と置き換えると，コードの範囲を任意に選ぶ ことがてきる。

各成分映像はカメラて生成されたものかあるいは線形コート化されたビクセル・ カラー成分であるが、１つの成分映像か他の成分映像に指定された解像度以上の 高い振幅の解像度をもったカラー・フォーディネートて指定されている場合の？ ｉ＆表示映像について考察する。第１図のフォーマツタ３あるいは第２図のフォ ーマツタ７か使用されていると仮定すると、これらの２成分の解像用のビクセル ・データはそれぞれ第４図および第５図のようにコート化される。マスクの位置 合せおよび第１．第２、第３のマスクを通過するビクセルの位置合せは上位の方 向であるのでカラーマツプＲＡＭ４．５．６の同じ機能かいずれの成分映像のビ クセル・データとも適合する。複合表示映像はリアルタイム、オンザフライて構 成することかてきる。カラーマツプ・メモリ４．５．６を再ロードする必要かあ れば、変移かディスプレイの走査線間で生じないと仮定すると、成分映像間の変 移期間は複合映像中で表われることになる。

第１図のフォーマツタ３において、異なる振幅解像度をもって線形コート化され た成分映像間の変移はレジスタ１１．２１．３１に対する第１、第２、第３のマ スク・ロードのみを必要とし、またレジスタ１４．２４．３４に対する第１、第 ２．第３のシフト制御負荷のみを必要とするにすぎない、ロート処理が少なくと もある程度時間的に並列に行なわれると、上記のレジスタのロートはカラーマツ プＲＡＭ４．５．６の再ロードよりも遥かに急速に行なわれる。

第２図のフォーマツタ７では、異なる振幅解像度て線形コート化された成分映像 間の変移はマスク・レジスタ３８．４１．３１に対する第１．第２、第３のマス ク・ロートを必要とするにすぎない、フォーマツタフ中の変移にはマスクをロー トするため、および位置合せを行なうために時間をとるが、その時間はＲＡＭ４ ．５．６をロードするよりも遥かに短時間である。高速位置合せ回路はディスプ レイ中てこれらの変移を見えなくする。これとは別に、変移速度を速くするため に、（第２図の）オーマツタフのような）Ｉｊｉつかのフォーマツタをビクセル 入力ラッチ２とカラーマツプＲＡＭ４．５．６間に並列に結合して、バンキング 技法として知られているスタガー状態て動作させるようにしてもよい、バンキン グを利用したデータ・プロセッサは、速度の遅い位置合せ回路を使用した場合に もディスプレイ中に上記の変移か見えなくするように動作することがてきる。上 記の各技術を組合せて使用することもてきる。

第３図のフォーマツタ８ては、第１．第２．第３の前置アドレスを最下位の方向 に位置合せすると、２つの異なるビデオ源からのビクセルに対するＲＡＭ４，５ ．６の各々の２組の読出しアドレスを生成する。ピクセル入力ラッチ２の上位ビ ット位置に０を入力することによって長さの不足するビクセル・データを拡張す ると、得られた短いビット長さの読出しアドレスの組はより長いビット長さの読 出しアドレスの組のサブサブリングてはない、そのため、カラーマツプ・メモリ ４．５．６はある成分映像から他の成分映像へ移るときに再ロードしなければな らないという不便が生ずる。しかしながら、このような欠点を解消するためにビ クセル入力ラッチ２にロードされたデータのより複雑なフォーマット化を行なう こともできる。

第３図の８のようなフォーマツダのこの欠点は、任意のビデオ源をマツプするの に必要とする解像度よりも１ビット多い解像度をもったカラーマツプ読出しアド レスを与えることによって補償することもできる。あるビデオ源から他のビデオ 源へその１あるいはそれ以上の成分について程度の異なる振幅解像度て変換する ときに、カラーマツプを再ロートするのを避けるために、カラーマツプ・メモリ の記憶位置てマルチプレックスする前述のインデックス体系を採用することもで きる。

インデックス・レジスタ１７．２７．３７は、第１図、第２図、第３図では前置 アドレス・レジスタ１５．２５．３５と同数のビット位置をもつものとして示さ れており、ランクＩｓ、　２６．３６中にそれに比例した数のオアゲートか存在 する。第２図のフォーマツタ７は、それぞれの第１人力を供給するオアゲートお よびインデックス・レジスタが前置アドレス・レジスタＩｓ、　２５．３５の出 力の下位ビット位置のみからの第２人力を処理するように配列することかできる ように単純化することかてきる。前置アドレス・レジスタ１５．２５．３５の出 力の上位ビット位置はそれらの読出しアドレスの上位部分と同様にＲＡＭ４．５ ．６に直接供給される。第３図のフォーマツタ８についてもインデックスの構成 を簡単にすることかてきる。それぞれの第１入力を供給するオアゲートおよびイ ンデックス・レジスタはそれらの読出しアドレスの上位部分のみからの第２人力 を処理するように配列することがてきる。従って、前置アドレス・レジスタＩｓ 、　２５．３５の下位ビット位置はそれらの読出しアドレスの下位部分と同様に ＲＡＭ４．５．６に直接供給される。しかしながら、Ｍ２Ｓ図のフォーマツタ８ 中のランクＩｓ、　２６．３６中のオアゲートの数を少なくすると、プログラミ ングのトリックに支障をきたす、このプログラミングのトリックは計算機主メモ リ中の映像メモリの必要数を減らすのに極めて有効であり、また第３図の表示プ ロセッサにおけるよりも第２図のプロセッサにおいてより簡単に行なわれる。

第１０図は第２図の表示プロセッサにおいて、特に上記のプログラミング・トリ ックか如何にして行なわれるかを容易に理解することかできるようにしたもので ある。

第７図の場合と同様に８ビット原色成分に関するビクセルを記述するのは望まし いが、それらの原色の上位ビットはそれらの下位ビット程しばしば変化しない事 実を利用するのが望ましい、−例として、第１の原色成分の２個の最上位ビット ＡＢは多数の連続する走査ビクセルを通して変化しないと仮定する。従って、計 算機主メモリの映像メモリ部分に記憶されたこの連続するビクセル用にＡＢをビ クセル・コードで反復する必要はない、また、第２の原色成分の２個の最上位ビ ットＪＫはピクセル走査率に比して比較的まれに変化し、そのためＪＫをビクセ ル・コード−ビクセル走査率て反復する必要はないと仮定する。さらに、第３Ｍ 包成分の２個の最上位ビットＳＴはピクセル走査率に比して比較的まれに変化し 、そのためＳＴをビクセル・コートてピクセル走査率て反復する必要はないと仮 定する。

ピクセル走査率でビクセル入力ラッチ２に導入されるビクセル ＷＸＹＺ　ＬＭＮＰ　ＱＲＣＤ　ＥＦＧＨをとる．すなわち比較的ゆっくりと変 化するビットＡ．Ｂ．Ｊ．Ｋ。

Ｓ．Ｔはピクセル走査率で供給されるビクセル・コード中で抑圧されている．第 １原色成分の２個の最上位ビットＡＢに変化があると、更新されたビットＡＢは 計算機主メモリから第１インデツクス・レジスタ１７の２個の最上位ビット位置 にダウン・ロートされる．第２の原色成分の２個の最上位ビットＪＫに変化があ ると、更新されたビットＪＫは計算機主メモリから第２のインデックス・レジス タ２７の２個の最上位ビット位置にダウン・ロートされる．第３原色成分の２個 の最上位ビットＳＴに変化があると，更新されたビットＳＴは第３インデツクス ・レジスタ３７の２個の最上位ビット位置にダウン・ロートされる．インデック ス・レジスタ１７．　２７、３７の各々の６個の最下位ビット位置はそれらの中 で維持された０をもっている。

ディスプレイの計算機制御を簡単にするという観点から、インデックス・レジス タ１７、２７、３７のダウン・ロードがライン・リトレース期間の短い部分であ るインデックス・レジスタ・ロート期間中に生ずるように構成されることが好ま しい．これが行なわれると、各連続するライン走査のビクセル・コードはインデ ックス・レジスタ・ロード期間中に変化することができ、原色成分の各々の何個 の上位ビットか次のインデックス・レジスタ・ロード期間前に変化を受けるかに 基づいている．このビクセル・コード省略プロセスは原色成分中の上位ビット位 置に対してのみ有効であるよってあるが、第１図の表示プロセッサはこのビクセ ル・コード省略プロセスをすべてのビット位置に対して押し進めることかできる 。

入力ビクセル・ラッチ２にロートされるビクセル・コードをフォーマット化する ために、正しいプレフィックス０、あるいは正しいサフィックス０のみならず分 散されたＯを含むように構成すると仮定する．従って、実質的に同じカラーマツ ピング機能かフォーマット８におけると同様にフォーマツタ７でも，あるいはフ ォーマツタ７におけると同様にフォーマツタ８で実行される。

第１図のフォーマツタ３のマスク・レジスタ１１，　２１。

３１、および第２図および第３図のフォーマツタ７、８のマスク・レジスタ３８ ．　４１．　３１のロードは、一般にライン・リトレース期間の一部の間に計算 機主メモリからのダウン・ロードによって遂行される．７オーマツタ３、７、８ のインデックス・レジスタ１７、２７、３７のロードは，一般にライン・リトレ ース期間の他の部分の間に計算機主メモリからのダウン・ロートによって遂行さ れる．第１図のフォーマツタ３のシフト制御レジスタ１４、２４、３４のロード も一般に同じように行なわれる．しかしながら、ライン走査期間中の各種の動作 モード間で変移を与えることかできる．これ゛は、これらのレジスタ間でマルチ プレックスが可俺な各レジスタの組を設けることによって行なうことかてきる． ある組の２つのレジスタ間、例えば２個の第１マスク・レジスタｌｌａ　、　ｌ ｌｂとの間のマルチプレックスは次のようにして都合よく制御される．セット− リセット・フリップフロップは、第１のマスク・レジスタＩｌａとｌｌｂとの間 で選択するマルチプレクサを制御する．各線リトレース期間中にこのフッツブフ ロップはリセットされ，第１マスク・レジスタｌｌａは第１マスクを供給するた めに選択される．カラーマツプ４、５、６の出力は、セット・フラッグ、リセッ ト・フラッグ状態と示されたＲＡＭの出力の各状態に応答する第１および第２の デコーダに供給される．計算機主メモリからのビクセル入力ラッチ２に転送され るビクセル・コートか、ＲＡＭ４、５、６をセット・フラッグ状態にさせる１で あるときは、第１のデコーダはこれに応答してフリップフロップをセットし、マ ルチプレクサは第１のマスクを供給するために第１マスク・レジスタｌｌｂを選 択する．計算機主メモリからビクセル入力ラッチ２に転送されるビクセル・コー ドがＲＡＭ４．５、６の出力をリセット・フラッグ状態にする１つであるときは 。

第２のデコーダはこれに応答してフリップフロップをリセットし、マルチプレク サは第１マスクを供給するために再び第１マスク・レジスタｌｌａを選択する． 同じフリップフロップは、対をなす第２マスク・レジスタ間、対をなす第３マス ク・レジスタ間，対をなす第１インデツクス・レジスタ間、対をなす第２インデ ツクス・レジスタ間、対をなす第３インデツクス・レジスタ間等の選択を制御す ることもてきる．レジスタのより複雑なマルチプレックス構成も簡単に設計する ことがてきる。

第１１図の表示プロセッサは第２図の表示プロセッサを簡略化したものである． 第１１図のフォーマツタ１８ては。

２４ビツトの第３マスク・レジスタ３１．　２４個のアンドゲートのランク３２ 、シフタ３３および４８、最上位ビット検出器４９、カウンタ４７、第３前置ア ドレス・レジスタ３５．　２４個　゛のオアゲートのランク３６，第３インデツ クス・レジスタ３７は省略されている．第３カラーマツプ・レジスタ６は第１の カラーマツプ・レジスタ４と同じ読出しアドレスを受信する．計算機主メモリの 直列出力ボートは入力ビクセルの流れを供給し，２バイト（Ｉｓビット）幅のバ スに接続し、このバスから短縮された入力ラッチ２′がロードされる。

第１１図の表示プロセッサは特に第１カラーマツプ・メモリ４かその記憶位置に Ｉあるいは（Ｒ−Ｙ）のような第１のクロミナンスのみの原色の各個を収容し、 第２カラーマツプ・メモリ５がその記憶位置にルミナンスのみの原色Ｙの各個を 収容し、第３カラーマツプ・メモリ６がその記憶位置に第２クロミナンスのみの 原色の各個を収容して動作するようにされている。特定の実施例として、第１ク ロミナンスのみの原色がＩてあれば、第２クロミナンスのみの原色はＱてあり、 第１クロミナンスのみの原色か（Ｒ−Ｙ）であれば、第２クロミナンスのみの原 色は（Ｂ−Ｙ）である、２個のカラーマツプ・メモリ４および６はアドレス輻を 変更せずに単一のカラーマツプ・メモリに合成することかてきるか、書込み入力 および読出し出力の幅はビット位置の数て２倍にされる。

この等両性については請求の範囲を解釈するに当って考慮すべきである。単一計 算機て発生された図形か使用されるときは、カラーマツプ・メモリ４．５．６は 、フィールド・リトレース期間の一部あるいは（通常は）ライン・リトレース期 間の一部の間に計算機主メモリからのタウン・ロートによって再ロートされるこ とがてきる。

一般にカメラ生成イメージに関連する特性の表示も処理することかできる。Ｙの 値を記憶する第２のカラーマツプ・メモリ５はフィールド・リトレース期間中に 計算機主メモリからのダウン・ロートによって再ロードされることが望ましい、 クロミナンス値を記憶する第１のカラーマツプ・メモリ４および第３のカラーマ ツプ・メモリ６は、フィールドをトレースするときに必要なライン・リトレース 期間中と同様にフィールド・リトレース期間中に計算機主メモリからのダウン・ ロートによって再ロートされる。３：４のアスペクト比、４８０本の有効線数、 正方形ビクセルをもったディスプレイては、毎秒３０フレームの表示装置用とし てルミナンスのビデオ帯域幅か６　Ｍ）Ｉｚに相当するライン当り６４０個のビ クセルが存在する。クロミナンスが１．２ＭＨｚのビデオ帯域幅に制限されてい ると、クロマに対してはライン当り僅か１２８個のビクセルしか存在しない、ビ クセルのこの数は、同じ読出しアドレスを並列に受信するカラーマツプ・メモリ ４および６によって与えられるような７ビツトの読出しアドレスをもったクロミ ナンスのみのカラーマツプて指定することかできる。

任意の繰りトレース期間中にカラーマツプ・メモリ４および６は時間インターリ ーブされた状態てこれに供給された２本の隣接する走査線を表わす読出しアドレ スを持ち、これらのメモリの読出し出力を空間的に補間することかてきる場合に ついて考察する０表示処理を先行する率バファリング・メモリかロードされる率 か、ルミナンス・ビクセルかディスプレイに書込まれる率と同じであると仮定し 、また、ライン・リトレース期間か１２８のルミナンス・ビクセル期間と仮定す る。２フイールド・フレームの各フィールドの２番目のライン毎に率バファリン グ・メモリにロートする必要のある１２８個の読出しアドレスは、ロードするた めに１本のライン・リトレース期間をとることになる。このことは、マスクおよ びインデックス・レジスタが計算機主メモリのランダム・アクセス・ポートから フィールド・トレース期間中に更新されると仮定すると、カラーマツプ・メモリ ４および６に再書込みするのに交互のライン・リトレース期間を棄てることにな る。カラーマツプ・メモリ４および６か書込まれる率はまたルミナンス・ビクセ ルかディスプレイに書込まれる率と同じであると仮定する。カラーマツプ・メモ リ４および６がその中に１２８　（１の項目（エントリ）をもっていると、それ らを完全に再書込みするのに２本の走査線期間経過する必要かある。これは、一 般に実質的な相関は２木のライン幅の範囲のクロミナンス・ビクセル間で発見さ れることから充分である。ライン・リトレース期間が幾つかの同様なりロミナン ス・ビクセルを持たないか、あるいは１対の連続するライン・トレース期間が同 様なりロミナンス・ビクセルをもたないのはまれである。この場合は、しばらく の間クロミナンスの空間解像度を犠牲にしなければならないという問題か生ずる 。

一般にカメラ生成イメージに関連する性質の表示が処理されるとき、一般にカラ ーマツプ・メモリ４および６に並列的に供給される読出しアドレスは２群のビッ ト、例えばカラーマツプＲＡＭによってデコードされるべき第１の線形コート化 クロミナンスのみの原色を表わす第１の群と、カラーマツプＲＡＭ６によりてデ コードされるべき第２の線形コード化クロミナンスのみの原色を表わす第２群を 含まない。

これは、入力ビクセルの流れは連続するビクセルからなると考えることがてきる からで、この場合の各ビクセルはイメージの対応する位置のルミナンスのみの原 色の値を表わすビットの第１の群からなる。各ビクセル中のビットの第２の群は イメージの対応する位置における２個のクロミナンスのみの原色の値の一方を表 わす、各ピクセル中のビットの第２の群によって表わされるクロミナンスのみの 原色は連続するビクセルて交番する。すなわち、特定のビクセルにおいて、ビッ トの第２群は第１のクロミナンスのみの原色の値を表わし、次に続くビクセルて 、ビットの第２群は第２のクロミナンスのみの原色の値を表わし１次に続くビク セルで、ビットの第２群は第１のクロミナンスのみの原色の値を表わし、以下同 様に統〈、従って、１つおきのビクセルのみが第１のクロミナンスのみの原色の 値を表わし、間に入るビクセルが第２のクロミナンスのみの原色の値を表わす。

第１１図の構成を使用すると、ＲＡＭ４か第１のクロミナンスのみの原色（例え ば、■あるいは（Ｒ−Ｙ））を表わす８ビツトを含むビクセルを処理し、ＲＡＭ ７が第２のクロミナンスのみの原色（例えば、Ｑあるいは（Ｂ−Ｙ））を表わす ８ビツトを含むビクセルを処理するようにして、上記のカラーマツプＲＡＭ４お よび６の使用を詩分割マルチブレクッスすることが可能である。そのときのライ ン・トレース期間中のクロミナンスのみの原色情報を実際に含む映像空間中のこ れらのビクセルに対して出来るだけ正確にクロミナンスのみの値を特定し。

映像空間中の情報を含まないビクセルに対するクロミナンスのみの値を特定しな いことが望ましい、その特定のライン・リトレース期間に対するクロミナンス値 を、カラーマツプ・メモリ４，６の双方に対する８ビツトの読出しアドレスて特 定する場合に、第２図のフォーマツタフのカラーマツプ・メモリ４および６に対 するそれぞれに８ビツトの読出しアドレスを用いた場合の精度と少なくとも同じ 精度で、クロミナンス振幅範囲中で上記特定のライン・トレース期間に対するク ロミナンス値を特定するものである。すなわち、１６ビツトに匹敵する読出しア ドレス能力を高々８ビツトの読出しアドレスと置き換えようとするものである。

カラーマツプ・メモリ４および６に供給される読出しアドレスはクロミナンス値 の線形コードではないのて、これらの読出しアドレスがカラーマツプ・メモリ５ に供給される読出しアドレスに比して比較的粗い空間サンプリングで計算機主メ モリから供給されると仮定すると、第１１図の表示プロセッサにおけるクロミナ ンス値の空間的補間は、この第１１図の表示プロセッサにおけるカラーマツプ・ メモリ４および６の読出しアドレスに関するよりもむしろそれらのカラーマツプ ・メモリ４および６の読出し出力に関して実行されなければならない。

第１２図の表示プロセッサは第３１３の表示プロセッサの簡略化したものである 。第１２図の表示プロセッサのフォーマツタ１９ては、２４ビツトの第３マスク ・レジスタ３］。

２４個のアンドゲートのランク３２、シフタ３３′および４８′、最下位ビット 検出器２９、カウンタ４７、第３前置アドレス・レジスタ３５．２４個のオアゲ ートのランク３６．および第３インデツクス・レジスタ３７は省略されている。

動作は第１１図に関して説明した動作と同様てあり、また第１１図に関して説明 した動作についての制約は第１２図の表示プロセッサにも適用される。

カラーマツプ・メモリがライン・リトレース期間中に再ロードされるときに得ら れるカラーマツプ動作の利点は第１図、第２図、および第３図の表示プロセッサ におけるよりも一層大である。これらては、計算機主メモリの直列出力ボートか らの２４ビツト幅のハスては、３個のカラーマツプ・メモリ４，５．６のすべて にライン・リトレース期間中に並列に書込むのか容易になる。この能力を使用す ると、例えばディスプレイにより複雑な合成画（モンタージュ）を画かせること かできる。

第１３図ては第１．２．３．１１．１２図の表示プロセッサと同じ一般形式の１ 対の同様な表示プロセッサ５０．６０かバンクト動作形態て動作する。バンクド 動作によると。

表示処理速度が表示プロセッサ５０．６０単独の場合の速度の２倍になる。バン クド動作ては、直列に供給された入力データは複数の各々のデータ処理通路に時 分割マルチプレックスされ、各通路てデータの処理が完了した後、個々に処理さ れたデータの並列の流れは直列出力データの１つの流れに時分割マルチプレック スされて戻される。これによると、システムのスルーブツト率を、個々のデータ 処理スルーブツト率より個々のデータ処理流れの数に等しい係数倍だけより速く することができる。

映像データは計算機主メモ・すとして動作する２重ボート形ＲＡ　Ｍ　７０の直 列出力ボートから直列−並列変換器７１に供給され、該直列−並列変換器７１は 映像データを３２ビツト・バス７２上の３２ビツトの連続するブロックに変換す る０位置調整器７３（その各部分は作図プロセッサ５０および表示プロセッサ６ ０中に配置されている）は、その位置調整器７３の出力の最上位ビットをビクセ ル用データの最上位ビットに対応するように整列させる。制御回路７４によって 制御されるマルチプレクサの回路網であるデータ分割器７６はハス７５上の３２ ビツトのブロックを各別のビクセルに分割する。ビクセル・コードの長さは２ｘ となるように制約されており、ＸはＯから５までの範囲（０および５を含む）に あり１分割は全ビクセル・コードに関して排他的である。各別のビクセルは、ビ クセルの計数値を保持する計算機によって、あるいは各ビクセルが偶数であるか 奇数であるかを示す上記各ビクセルのデータ中にビットを含ませることによって モジューロ２に番号付けされる。

ビクセル・データか、その中に表示プロセッサ５０および６０のビクセル人力ラ ッチ５２および６２に記憶することがてきる以上のビットを持たなければ、デー タ分割器７６は連続する偶数ビクセルをビクセル入力ラッチ５２にロードし、連 続する奇数ビクセルをピクセル入力ラッチ６２にロードする０例えば、ラッチ５ ２および６２は各々１６ビツトの容量を持つと仮定する。フォーマツタ５７およ び６７は、入力および第３マスク・レシス゛りが短く、アンドゲートのランクが 短く、カウンタか小さく、シックが小さいことを除けば第２図のフォーマツタ７ と同しである０表示プロセッサ５０中のカラーマツプ・メモリ５４．５５．５６ はそれぞれデジタル化された形で青、赤、緑の駆動信号を記憶する０表示プロセ ッサ６０中のカラーマツプ・メモリ６４．６５、６６はそれぞれデジタル化され た形で青、赤、緑の駆動信号を記憶する。マルチプレクサ８１．８２．８３は、 カラーマツプ・メモリ５４．５５．５６からデジタル−アナログ変換器８４．８ ５．８６のそれぞれの入力への読出しを選択し、デジタル−アナログ変換器はそ れぞれ、ディスプレイが偶数のビクセル・データに応答して書込まれるべきとき にアナログの青、赤、および緑の駆動信号に変換する。

また、マルチプレクサ８１．８２．８３はカラーマツプ・メモリ６４．６５．６ ６からＤＡＣ８４，８Ｓ、８６のそれぞれの入力への読出しを選択し、各ＤＡＣ はそれぞれ、ディスプレイが奇数ビクセル・データに応答して書込まれるべきと きにアナログの青、赤、および緑の駆動信号に変換する。

ｌビクセルに関連するデータがビクセル入カラツチ５２．６２の１つによって収 容されるビットよりも多くのビットを持つと、この映像データは表示プロセッサ を真に並列動作させることによって処理される。この場合、並列動作はバンクト 動作よりもむしろ時間的に整列され、並列動作は１ピクセルの持続時間オフセッ トだけ時間的にスキューされる。ハンクト動作の速度についての利点は無視しな ければならないか、一般的にはこれは満足てきるものである。大抵の小形計′Ｊ Ｌ機は図形あるいはテキスト情報を表示するときは正規の水平掃引率の２倍で動 作させられ、そのため水平解像度は２倍になる０図形あるいはテキスト情報を表 わすデータは一般にピクセル・フォーマット当り２〜３のビットにコート化され る。ピクセル・フォーマットごとの多数のビットは一般に線形コード化されたカ メラ生成映像あるいはこのような映像の計算機シミュレーションのために使用さ れ、これらの映像はほとんど例外なく正規の水平掃引率で表示される。

真の並列動作期間中は偶数あるいは奇数のピクセルの概念は使用されない、低振 幅解像度の原色データ（すなわち青および赤）は表示プロセッサを通フて導かれ 、高振幅解像度のカラー・データ（すなわち緑）は表示プロセッサを通って導か れる。ここて、マルチプレクサ８１は、すべてのピクセル用の前駆動信号を発生 させるためにＤ　Ａ　Ｃ８４の入力に読出されるカラーマツプ・メモリ５４を選 択するマルチプレクサ８２は、すべてのビクセル用の赤駆動信号を発生させるた めにＤ　Ａ　Ｃ８５の入力に読出されるカラーマツプ・メモリ５５を選択する。

マルチプレクサ８３は、すべてのビクセル用の線駆動信号を発生させるためにＤ 　Ａ　Ｃ８６の入力に読出されるカラーマツプ・メモリ６６を選択する。真の並 列動作はＹ、１．Ｑの動作に適用することかてき、ある表示プロセッサてＹを処 理し、また他の表示プロセッサてＩ３よびＱを処理する。

コンピュータかピクセルのカウントをモジュロ２に保持すると仮定すると、第１ ３図てはマルチプレクサ８１．８２．８３は制御回路７４によって制御されるも のとして示されている。ピクセルの偶数、奇数は各ピクセルに関するデータの１ ビツトにコート化されていると、このビットは代りにマルチプレクサ８１．８Ｚ 、８３を制御するためにデコードされる。

直列−並列変換器７１．位置調整器７３、およびデータ分割器７６の縦ＶＣ接続 の適正な作業は２１ビツトの長さのピクセル・コートの長さに依存し、ここでｍ は０から５まて（０および５を含む）の正の整数である。これにより偶数のピク セル・コードを直列−並列変換器７１の各４バイト（３２ビツト）に適合するよ うにしている。コード長さについては、変換器７１として規則的にシフトする直 列入力／並列出力レシスタを使用し、またビクセル入力ラッチ５２および６２を 「ピクセル・グラバ（ピクセルをつかみ取る装置）」として動作させるためにこ れらのピクセル入力ラッチ５２および６２のロードのタイミングをとることによ り融通性をもたせることかてきる。ロードはピクセル・コートの最上位ビットが 変換器７１の出力の最上位ビット位置にある各時間で行なわれる０表示プロセッ サ５０および６０のバンクト動作か採用されているときは、ラッチ５２および６ ２はそれぞれ偶数ビクセル、奇数ビクセルで交互にロードされる０表示プロセッ サ５０および６０が互いに真に並列動作しているときは、ラッチ５２および６２ は各ピクセル毎に並列的にロートされる。

第１４図は、第１．２，３．１１．１２図に関連して述べた表示プロセッサがど のようにして表示装置に接続されるかを示している。特に、映像管９０への接続 について説明する。カラーマツプ・メモリ４，５．６からの読出し出力を、空間 補間回路９２を通って、あるいはこの空間補間回路９２を避けて選択的に導くた めにスイッチ９１か使用されている。第１３図について説明したようにバンキン グが使用されているときは、スイッチ９１の前にカラーマツプ・メモリ読出しマ ルチプレクサが設けられている。この形式の処理が行なわれるときは、空間補間 回路９２は表示処理の後に空間補間を行ない、ピクセルがデジタル化されたサン プルの形式で記述されるときは空間補間を行なうのか便利である。空間補間は映 像フィールドの垂直および水平の双方の方向て行なわれるのが望ましい、これは 空間のディメンション（元）の双方において低域通過特性をもったトランスバー サル・フィルタて行なわれる。この明細書中て先に説明したように、計算機主メ モリと表示プロセッサとの間に率バファリング・メモリを使用するのか好都合で ある。それによると、空間補間回路９２に必要な空間的に隣接するピクセル・サ ンプルの群を連続的に発生させるために表示プロセッサに供給されるべき各ライ ンからのサンプルを交互に選択して、ピクセル・サンプルの隣接する２本のライ ンを時間的にインタリーブすることかできる。

デジタル−アナログ変換器９３．９４．９５は、カラーマツプ・メモリ４．５． ６から供給されたデジタル化されたサンプルの形で表わされたピクセルの３つの 並列的流れを各連続するアナログ信号に変換する。スイッチ９６はこれらのアナ ログ信号をカラーマトリックス回路９７を通って、あるいはこのカラーマトリッ クス回路を回避して選択的に導くために使用される。デジタル−アナログ変換器 ９３．９４．９５からのアナログ信号が青、赤、緑信号てなければ、スイッチ９ ６はこれらの信号をカラーマトリックス回路９７を通るように導いて、青、赤、 緑の信号に変換する。逆に、カラーマトリックスをデジタル−アナログ変換前に 行なうこともできるか、一般にデジタル債域でマルチプレックスするのは避ける のが望ましい。

カラーマトリックス回路９７に関して、デジタル−アナログ変換器９３．９４． ９５を簡単にするために、正の数でデジタルのクロミナンスのみの原色成分を表 わすのか望ましい。また、これらのデジタルのクロミナンスのみの原色成分は、 その最大振幅がそれを示すビット位置の数で利用てきるダイナミック・レンジを より完全に満たすように振幅に関して基準化（スケール）される、これによりカ ラーマツプ・メモリ４，５．６およびデジタル−アナログ変換器９３．９４．９ ５における振幅解像度を保存することができる。これらの処置がとられるならば 、ＩおよびＱ、あるいは（Ｒ−Ｙ）および（Ｂ−Ｙ）のようなりロミナンスのみ の原色成分を信号量に戻すために、カラーマトリックス回路９７は上記クロミナ ンスのみの原色成分中のオフセットを除去するための手段を含む、これは、これ らの成分が再規準化され、ルミナンスのみの原色成分と合成されて加法混色３原 色を発生させる前に行なわれる。

ビデオ増幅器１０１　、１０２　、１０３で増幅された青、赤。

緑のアナログ信号はカラー映像管９０に駆動信号として供給される。ビデオ増幅 器１０１　、１０２　、１０３の相互コンダクタンスは線形であることが望まし い。

表示処理後に空間補間回路９２か必要でなければそれを除去することができ、ま た選択スイッチ９１をワイヤード接続と置き換えることができる。カラーマツプ ・メモリ４．５．６のうちの１つが常にルミナンスのみの原色の値を記憶し、他 の２つのカラーマツプ・メモリがそれぞれクロミナンスのみの原色の値を記憶す るのであれば、カラーマトリックス回路９７は常に必要である。その場合は選択 スイッチ９５なしで回路９７は永久的に接続される。

カラーマツプ・メモリ４．５，６が常に加法混色３ＩＩＸ色の値な記憶するのて あればカラーマトリックス回路９７を除去することかでき１選択スイッチ９１の 代りにデジタル−アナログ変換器９３．９４．９５とビデオ増幅器１０１　、１ ０２．１０３との間の各ワイヤード接続を使用することができる。

次に、計算機主メモリをビクセル入力ラッチ２．２′に接続する方法について考 察°する。主メモリは、ビット位置に関してビクセル入力ラッチ２．２′　（例 えば３２ビツトの広域バス）よりもとウド位置に関してより広いバス上に直列出 力を供給する。２個の連続する主メモリの出力に並列記憶レジスタか設けられて いる。並列記憶レジスタの入力はマルチプレックスされ、並列記憶レジスタの出 力もまたマルチプレックスされる。このマルチプレックスは主メモリからの連続 するアクセスのモジュラ計数によって制御される。従って、最後から２番目の主 メモリの出力と最後の主メモリの出力は、主メモリ中のビットマツプ編成された ビクセル記憶中の走査線に沿って走査する連続する６４ビツトの広さの窓におい て同時に利用される。シフタはこれらの時間的に並列なデータを一度に１ピクセ ルづつ位置合せするようにシフトする。

シフトは主メモリからアクセスのモジュラ計数とピクセル・コート当りのビット 位置の数についての情報に従って制御される。（ピクセル・コード当りのビット 位置の数に関する情報によって制御される）マスキング処理は、ピクセル入力ラ ッチ２または２′に一度にｌビクセルをロードするために、またビクセル入力ラ ッチに歿されたビット位置を０で満たすために行なわれる。

より実際的な設計ては、１個の計算機主メモリの読出し出力および先行する計算 機主メモリの読出し出力用に並列記憶レジスタが設けられる。これによると、並 列記憶レジスタに対してより複雑な入力および出力マルチプレクサを用いて容易 に実行することができる。そうすると、ビクセルを位置合せするために使用され る位ＮＷ整器はビット位置の入力数についてより狭くすることができ、またビッ ト位置のシフトはより小さくなる。

明細書中て先に触れたように、カラーマツプ・メモリ４．５．６のいずれかの出 力の空間的補間を行なう場合には、上の２つのバラグラフで述べたビクセル・コ ートをマルチプレックスする回路は率バファリング・メモリを含むように修正し てもよい。

入欠ピク仁ルめ４ｔセ、 六〃ビク七ルｎｉ！Ｊよ 入力ビク仁ルめシ記屯 ピクｔル入カラ・対内容 ム９．４ ビク乞ルｘ２７ラツチ内客 Ｚｔら ２ｔう Ｆｉ（７，５ ピクｔル入ヵラッチ内客 オＩＲＥアｎス １７３８置アＦＬス ビク乞ル人カラ・ツナ内容 ２かシ ２から ビ斧ル、＼汐つヅ＋内客、 ｆ３Ｈ１７ドレス ピクセル八戸ラッチ内字Ｎ ２ｔ′） ピク仁ル入カラツナ内客 人かり七し＾多シ ２（オピク仁ルの涜４（ ｂ′り、／２ 万１令ど前出シ信号 Ｆｉｇ、　／３ 国際調査報告 入ＮＮＥＸ　ＴＯτＥＬＥ　ＩＮＴＥＲＮＡＴ工０ＮＡＬ　ＳＥ）、ＲＣＨＲＥ ＰＯＲＴ　ＯＮ

Claims (55)

【特許請求の範囲】
1. （１）読出し期間中にｐビット（ｐは正の整数）の第１の読出しアドレスでアド レス可能な第１のカラーマップ・メモリと、 ｐビットの第１の前置アドレスを一時的に記憶するための第１の前置ア下レス・ レジスタと、上記ｐビットの第１前置アドレスから上記第１の読出しアドレスを 発生する手段と、 読出し期間中にｑビット（ｑは正の整数）の第２の読出しアドレスでアドレス可 能な第２のカラーマップ・メモリと、 ｑビットの第２のアドレスを一時的に記憶するための第２の前置アドレス・レジ スタと、 上記ｑビットの第２前置アドレスから上記第２の読出しアドレスを発生する手段 と、 各ピクセル用のデータが直列的にロードされる少なくとも（ｐ＋ｑ）ビットの幅 をもったピクセル入力ラッチと、 上記ピクセル入力ラッチの内容から、隣接ビット位置からの第１の数のビット（ 第１の数はｐより大きくはない）を選択する手段と、 第１の数のビットを上記第１の前置アドレス・レジスタに一時的に記憶されるべ き上記第１の前置アドレスの少なくとも一部分として上記第１の前置アドレス・ レジスタに位置合せされたフォーマットで供給し、また上記第１の前置アドレス のすべての残りの部分として０を供給する手段と、 上記ピクセル入力ラッチの内容から隣接すろビット位置からの第２の数のビット （第２の数はｑより大きくはない）を選択する手段であって、どのビット位置が 上記第１の数に含まれるかには関係なくどのビット位置が上記第２の数に含まれ るべきであるかを選択する形式の手段と、 第２の数のビットを上記第２の前置アドレス・レジスタに一時的に記憶されるべ き上記第２の前置アドレスの少なくとも一部分として上記第２の前置アドレス・ レジスタに位置合せされたフォーマットで供給し、また上記第２の前置アドレス のすべての残りの部分として０を供給する手段と、からなる表示プロセッサ。
2. （２）読出し期間中にｒビット（ｒは正の整数）の第３の読出しアドレスでアド レス可能な第３のカラーマップ・メモリと、 ｒビットの第３の前置アドレスを一時的に記憶するための第３の前置アドレス・ レジスタと、上記ｒビットの前置アドレスから第３の読出しアドレスを発生する 手段と、 上記ピクセル入力ラッチの内容から、隣接するビット位置からの第３の数のビッ ト（第３の数はｒよりも大きくはない）を選択する手段であって、どのビット位 置が上記第１の数および第２の数にそれぞれ含まれないかには関係なくどのビッ ト位置が上記第３の数に含まれるべきかを選択する形式の手段と、 第３の数のビットを上記第３の前置アドレス・レジスタに一時的に記憶されるべ き上記第３の前置アドレスの少なくとも一部分として上記第３の前畳アドレス・ レジスタに位置合せされたフォーマットで供給し、また上記第３の前畳アドレス のすべての残りの部分として０を供給する手段と、からなる上記入力ラッチに少 なくとも（ｐ＋ｑ＋ｒ）個のビットの幅をもった請求の範囲（１）記載の表示プ ロセッサ。
3. （３）上記第１の読出しアドレスを発生する上記手段は、ｐビットを有すろ第１ インデックスを記憶する第１インデックス・レジスタと、 上記第１インデックスを上記第１前置アドレス・レジスタに一時的に記憶された 第１の前置アドレスと合成して第１の読出しアドレスを発生する手段と、からな るものである請求の範囲（２）記載の表示プロセッサ。
4. （４）上記第１のインデックスと第１の前置アドレスとを合成するための上記手 段は、上記第１の前置アトレス・レジスタに一時的に記憶されたビットと上記第 １のインデックス・レジスタの各ビットとのオアをとって上記第１の読出しアド レスを生成するオアゲートの第１ランクからなる、請求の範囲（３）記載の表示 プロセッサ。
5. （５）上記第２の誘出しアドレスを発生する上記手段は、ｑビットを持った第２ のインデックスを記憶する第２のインデックス・レジスタと、 上記第２のインデックスと上記第２の前置アドレス・レジスタに一時的に記憶さ れた第２の前置アドレスとを合成して上記第２の読出しアドレスを発生する手段 とを含む、請求の範囲（３）記載の表示プロセッサ。
6. （６）上記第２のインデックスと第２の前置アドレスとを合成する上記手段は、 上記第２の前置アドレス・レジスタ中に一時的に記憶されたビットと上記第２の インデックス・レジスタの各ビットとのオアをとるオアゲートの第２のランクか らなる、請求の範囲（５）記載の表示プロセッサ。
7. （７）上記第３の読出しアドレスを発生する上記手段は、ｒビットを持った第３ のインデックスを記憶する第３のインデックス・レジスタと、 上記第３のインデックスと上記第３の前畳アドレス・レジスタに一時的に記憶さ れた第３の前置アドレスとを合成して上記第３の読出しアドレスを発生する手段 とを含む、請求の範囲（５）記載の表示プロセッサ。
8. （８）上記第３のインデックスと第３の前置アドレスとを合成する上記手段は、 上記第３の前置アドレス・レジスタに一時的に記憶されたビットと上記第３のイ ンデックス・レジスタの各ビットとのオアをとるオアゲートの第３ランクからな る、請求の範囲（７）記載の表示プロセッサ。
9. （９）上記第１の読出しアドレスを発生する上記手段は、上記第１の前置アドレ スのすべての残りの部分のビットの数に相当する数のビットを有する第１のイン デックスを記憶する第１のインデックス・レジスタと、上記第１のインデックス と上記第１の前置アドレス・レジスタに一時的に記憶された第１の前置アドレス とを合成する手段とを含む、請求の範囲（２）記載の表示プロセッサ。
10. （１０）上記第１のインデックスと第１の前置アドレスとを合成する手段は、上 記第１の前置アドレスの上記すべての残りの部分のビットと上記第１のインデッ クスのビットとのオアをとって上記第１の読出しアドレスを発生するオアゲート の第１のランクからなる、請求の範囲（９）記載の表示プロセッサ。
11. （１１）上記第２の読出しアドレスを発生する上記手段は、上記第２の前置アド レスのすべての残りの部分のビット数に対応する数のビットを有する第２のイン デックスを記憶する第２のインデックス・レジスタと、上記第２のインデックス を上記第２の前置アドレス・レジスタに一時的に記憶された第２の前置アドレス と合成して上記第２の読出しアドレスを発生する手段とからなる、請求の範囲（ ９）記載の表示プロセッサ。
12. （１２）上記第２のインデックスと第２の前置アドレスとを合成する上記手段は 、上記第２の前置アドレスの上記すべての残りの部分と上記第２インデックスの ビットとのオアをとって上記第２の読出しアドレスを発生するオアゲートの第２ のランクからなる、請求の範囲（１１）記載の表示プロセッサ。
13. （１３）上記第３の読出しアドレスを発生する上記手段は、上記第３前置アドレ スのすべての残りの部分におけるビット数に対応する数のビットを有する第３イ ンデックスを記憶する第３インデックス・レジスタと、上記第３インデックスを 上記第３前置アドレス・レジスタに一時的に記憶された第３前置アドレスと合成 して上記第３の読出しアドレスを発生する手段とを含む、請求の範囲（１１）記 載の表示プロセッサ。
14. （１４）上記第３インデックスを第３前置アドレスと合成する手段は、上記第３ 前置アドレスの上記すべての残りの部分のビットと上記第３インデックスのビッ トとのオアをとって上記第３の読出しアドレスを発生するオアゲートの第３のラ ンクからなる、請求の範囲（７）記載の表示プロセッサ。
15. （１５）上記位置合せされたフォーマットは、位置合せが重みの増加する方向の フォーマットである請求の範囲（２）記載の表示プロセッサ。
16. （１６）上記位置合せされたフォーマットは、位置合せが重みの減少する方向の フォーマットである請求の範囲（２）記載の表示プロセッサ。
17. （１７）上記ピクセル入力ラッチの内容から第１の数のビットを選択する上記手 段は常に上記ピクセル入力ラッチ中の最上位ビットを選択する形式のものである 、請求の範囲（２）記載の表示プロセッサ。
18. （１８）上記ピクセル入力ラッチの内容から第１の数のビットを選択する上記手 段は常に上記ピクセル入力ラッチ中の最下位ビットを選択する形式のものである 、請求の範囲（２）記載の表示プロセッサ。
19. （１９）カラー映像管と、 上記第１、第２、第３のカラーマップ・メモリから読出された連続するデジタル 化された出力の流れを、各々が加法混色の３原色成分を表わす各連続するアナロ グ信号に変換するデジタルーアナログ変換手段と、上記デジタルーアナログ変換 器手段から供給された連続するアナログ信号に応答して増幅された青、赤、緑の 駆動信号を上記カラー映像管に供結する第１、第２およ第３のビデオ増幅器と、 結合された請求の範囲（２）記載の表示プロセッサ。
20. （２０）上記第１、第２、第３のカラーマップ・メモリから読出された連続した デジタル化された出力の流れを各アナログ信号に変換するためのデジタルーアナ ログ変換手段と、 これらのアナログ信号を各加法混色３原色成分を表わす各々のアナログ信号に変 換するカラーマトリックス回路と、結合された請求の範囲（２）記載の表示プロ セッサ。
21. （２１）上記デジタルーアナログ変換手段によって各アナログ信号に変換する前 に上記第１、第２、第３のカラーマップ・メモリの少なくとも１つから読出され た出力に空間的補間を与える手段を含む請求の範囲（２０）記載の表示プロセッ サ。
22. （２２）カラー映像管と、 上記アナログーデジタル変換手段から上記ビデオ増幅器に供給された連続するア ナログ信号に応答して増幅された青、赤、緑の駆動信号を上記カラー映像管に供 給するための第１、第２および第３の増幅器と、を含む請求の範囲（２０）記載 の表示プロセッサ。
23. （２３）複数の表示プロセッサのバンクド動作をさせる手段との組合せからなる 請求の範囲（２）記載の複数の表示プロセッサ。
24. （２４）対をなす表示プロセッサのバンクド動作あるいは対をなす表示プロセッ サの真の並列動作を選択的に与える手段との組合せからなる請求の範囲（２）記 載の対をなす表示プロセッサ。
25. （２５）読出し中に上記第１の読出しアドレスによってアドレス可能な第３のカ ラーマップ・メモリを含む請求の範囲（１）記載の表示プロセッサ。
26. （２６）上記第１の読出しアドレスを発生する手段は、ｐビットを有する第１イ ンデックスを記憶する第１インデックス・レジスタと、 上記第１インデックスと上記第１の前置アドレス・レジスタに一時的に記憶され た第１の前置アドレスとを組合せて上記第１の読出しアドレスを発生する手段と を含む、請求の範囲（２５）記載の表示プロセッサ。
27. （２７）上記第１のインデックスと第１の前置アドレスとを合成する手段は、上 記第１の前置アドレス・レジスタに一時的に記憶されたビットと上記第１インデ ックス・レジスタの各ビットとのオアをとって上記第１の読出しアドレスを発生 するオアゲートの第１のランクからなる、請求の範囲（２６）記載の表示プロセ ッサ。
28. （２８）上記第２の読出しアドレスを発生する上記手段は、ｑビットを有する第 ２インデックスを記憶する第２のインデックス・レジスタと、 上記第２のインデックスと上記第２の前置アドレス・レジスタに一時的に記憶さ れた第２の前置アドレスと合成して上記第２の読出しアドレスを発生する手段と を含む、請求の範囲（２７）記載の表示プロセッサ。
29. （２９）上記第２のインデックスと第２の前置アドレスとを合成する上記手段は 、上記第２の前置アドレス・レジスタに一時的に記憶されたビットと上記第２の インデックス・レジスタの各ビットとのオアをとって上記第２の出力アドレスを 発生するオアゲートの第２のランクからなる、請求の範囲（２８）記載の表示プ ロセッサ。
30. （３０）上記第２の読出しアドレスを発生する上記手段は、ｐビットを有する第 ２のインデックスを記憶する第２のインデックス・レジスタと、 上記第２のインデックスと上記第２の前置アドレス・レジスタに一時的に記憶さ れた第２の前置アドレスとを合成する手段とを含む、請求の範囲（２５）記載の 表示プロセッサ。
31. （３１）上記第２のインデックスと第２の前置アドレスとを合成する上記手段は 、上記第２の前置アドレス・レジスタ中に一時的に記憶されたビットと上記第２ のインデックス・レジスタの各ビットとのオアをとるオアゲートの第２のランク からなる、請求の範囲（３０）記載の表示プロセッサ。
32. （３２）上記第１の読出しアドレスを発生する上記手段は、上記第１の前置アド レスのすべての残りの部分のビット数に対応する数のビットを有する第１のイン デックスを記憶する第１のインデックス・レジスタと、上記第１のインデックス を上記第１の前置アドレス・レジスタに一時的に記憶された第１の前置アドレス と合成する手段とを含む、請求の範囲（２５）記載の表示プロセッサ。
33. （３３）上記第１のインデックスと第１の前置アドレスとを合成する上記手段は 、上記第１の前置アドレスの上記すべての残りの部分のビットと上記第１のイン デックスのビットとのオアをとって上記第１の読出しアドレスを発生するオアゲ ートの第１のランクからなる請求の範囲（３２）記載の表示プロセッサ。
34. （３４）上記第２の読出しアドレスを発生する上記手段は、上記第２の前置アド レスのすべての残りの部分のビット数に対応する数のビットを有する第２のイン デックスを記憶する第２のインデックス・レジスタと、上記第２のインデックス と上記第２の前置アドレス・レジスタに一時的に記憶された第２の前置アドレス とを合成して上記第２の読出しアドレスを発生する手段とを含む、請求の範囲（ ３２）記載の表示プロセッサ。
35. （３５）上記第２のインデックスと第２の前置アドレスとを合成する上記手段は 、上記第２の前置アドレスの上記すべての残りの部分のビットと上記第２のイン デックスのビットとのオアをとって上記第２の読出しアドレスを発生するオアゲ ートの第２のランクからなる、請求の範囲（３４）記載の表示プロセッサ。
36. （３６）上記第２の読出しアドレスを発生する上記手段は、上記第２の前置アド レスのすべての残りの部分のビット数に相当する数のビットを有する第２のイン デックスを記憶する第２のインデックス・レジスタと、上記第２のインデックス と上記第２の前置アドレス・レジスタに一時的に記憶された第２の前置アドレス とを台成して上記第２の読出しアドレスを発生する手段とを含む、請求の範囲（ ２５）記載の表示プロセッサ。
37. （３７）上記第２のインデックスと第２の前置アドレスとを合成する上記手段は 、上記第２の前置アドレスの上記すべての残りの部分のビットと第２のインデッ クスのビットとのオアをとるオアゲートの第２のランクからなる、請求の範囲（ ３６）記載の表示プロセッサ。
38. （３８）上記位置合せフォーマットは、位置合せが重みの増加する方向であるフ ォーマットである、請求の範囲（２５）記載の表示プロセッサ。
39. （３９）上記位置合せフォーマットは、位置合せが重みの減少する方向であるフ ォーマットである、請求の範囲（２５）記載の表示プロセッサ。
40. （４０）上記ピクセル入力ラッチの内容から第１の数のビットを選択する上記手 段は、常に上記ピクセル入力ラッチの最上位ビットを選択する形式のものである 、請求の範囲（２５）記載の表示プロセッサ。
41. （４１）上記ピクセル入力ラッチの内容から第１の数のビットを選択する上記手 段は、常に上記ピクセル入力ラッチの最下位ビットを選択する形式のものである 、請求の範囲（２５）記載の表示プロセッサ。
42. （４２）上記第１、第２および第３のカラーマップ・メモリから読出された連続 するデジタル化された読出し出力の流れを各アナログ信号に変換するデジタルー アナログ変換手段と、 これらのアナログ信号を各々が各加法混色３原色成分を表わすアナログ信号に変 換するカラーマトリックス回路との組合せからなる、請求の範囲（２５）記載の 表示プロセッサ。
43. （４３）上記デジタルーアナログ変換手段によって各アナログ信号に変換する前 に上記第１、第２および第３のカラーマップ・メモリの少なくとも１つから読出 された読出し出力に空間的補間を与える手段を含む、請求の範囲（４２）記載の 表示プロセッサ。
44. （４４）カラー映像管と、 上記アナログーデジタル変換手段から供給される連続するアナログ信号に応答し て増幅された青、赤および緑の駆動信号を上記カラー映像管に供給するための第 １、第２および第３のビデオ増幅器とを含む、請求の範囲（４２）記載の表示プ ロセッサ。
45. （４５）上記複数の表示プロセッサのバンクド動作を与える手段との組合せから なる、請求の範囲（２５）記載の複数の表示プロセッサ。
46. （４６）対をなす表示プロセッサのバンクド動作あるいは上記対をなす表示プロ セッサの真の並列動作を選択的に与える手段との組合せからなる、請求の範囲（ ２５）記載の１対の表示プロセッサ。
47. （４７）第１、第２および第３カラーマップ・メモリと、上記第１、第２および 第３のカラーマップ・メモリの各々から読出された出力に応答してカラー表示映 像を発生する手段と、 幾つかのビット語にコード化されたピクセル・データを供給する手段と、 ピクセル・データの各ワード中のビットの選択された部分から読出しアドレスを 発生する手段と、上記第１のカラーマップ・メモリ用の読出しアドレスが発生さ れるピクセル・データの各ワードの選択された部分と異なるピクセル・データの 各ワード中のビットの選択された部分から上記第２のカラーマップ・メモリ用の 読出しアドレスを発生する手段と、 上記第１のカラーマップ・メモリ用の読出しアドレスが発生されるピクセル・デ ータの各ワード中のビットの選択された部分と異なり、且つ少記第２のカラーマ ップ・メモリ用の読出しアドレスが発生されるピクセル・データの各ワード中の ビットの選択された部分と異なるピクセル・データの各ワード中のビットの選択 された部分から上記第３のカラーマップ・メモリ用の読出しアドレスを発生する 手段と、からなる表示プロセッサ。
48. （４８）上記第１、第２および第３のカラーマップ・メモリの読出し出力に応答 してカラー表示映像を発生する手段は、上記第１および第３カラーマップ・メモ リから読出された出力と上記第２カラーマップ・メモリから読出された出力とを 加算または減算処理して赤、緑および青駆動信号を合成する手段を含む、請求の 範囲（４７）記載の表示プロセッサ。
49. （４９）第１、第２および第３のカラーマップ・メモリと、幾つかのビットのワ ードにコード化されたピクセル・データを供給する手段と、 ピクセル・データの各ワード中のビットの選択された部分から上記第１のカラー マップ・メモリ用の読出しアドレスを発生する手段と、 上記第１のカラーマップ・メモリ用の読出しアドレスが発生されるピクセル・デ ータの各ワード中のビットの選択された部分と異なるピクセル・データの各ワー ド中のビットの選択された部分から上記第２のカラーマップ・メモリ用の読出し アドレスを発生する手段と、上記第２のカラーマップ・メモリ用のアドレスが発 生されるピクセル・データの各ワード中のビットの選択された部分と異なるピク セル・データの各語中のビットの選択された部分から上記第３のカラーマップ・ メモリ用の読出しアドレスを発生する手段と、 上記第１および第３のカラーマップ・メモリから読出された出力と上記第２のカ ラーマップ・メモリの読出し出力と加算または減算処理によって合成して赤、緑 、青の駆動信号を発生する手段と、からなる表示プロセッサ。
50. （５０）第１、第２および第３のカラーマップ・メモリと、幾つかのビットのワ ードにコード化されたピクセル・データを供給する手段と、 ピクセル・データの各ワード中のビットの選択された部分から上記第１および第 ３のカラーマップ・メモリ用の読出しアドレスを発生する手段と、 上記第１のカラーマップ・メモリ用の読出しアドレスが発生されるピクセル・デ ータの各ワード中のビットの選択された部分と異なるピクセル・データの各ワー ド中のビットの選択された部分から上記第２のカラーマップ・メモリ用の読出し アドレスを発生する手段と、上記第１および第３のカラーマップ・メモリから読 出された出力と上記第２のカラーマップ・メモリの読出し出力とを合成して赤、 緑、青の駆動信号を発生する加算または減算処理によって合成する手段と、から なる表示プロセッサ。
51. （５１）複数個（数ｍ）のビットの読出しアドレスでアドレス可能なカラーマッ プ・メモリと、 各々が複数個（数ｍ．ｍはｎを越えることはなく且つ少なくとも時々はｎより小 ）のビットを有する連続するピクセル・コードを発生する手段と、 上記各ピクセル・コードの上記ｍ個のビット位置を上記カラーマップ・メモリに その読出しアドレスのｍ個の隣接するピット位置として供給する手段と、上記カ ラーマップ・メモリ読出しアドレスの残りのｎ−ｍビットの位置として２ｎ−ｍ 個のビット・パターンの選択されたものを供給する手段と、 上記２ｎ−ｍ個のビット・パターンの上記選択されたものをプログラム可能に変 化させる手段との組合せからなる表示プロセッサ。
52. （５２）上記カラーマップ・メモリ入力アドレスの上記ｍ個の隣接するビット位 置は上記カラーマップ・メモリ入力アドレスの最下位ビット位置である、請求の 範囲（５１）記載の表示プロセッサ。
53. （５３）上記カラーマップ・メモリ入力アドレスの上記ｍ個の隣接するビット位 置は上記カラーマップ・メモリ入力アドレスの最上位ビット位置である、請求の 範囲（５１）記載の表示プロセッサ。
54. （５４）複数個（数ｎ）のビットの読出しアドレスでアドレス可能なカラーマッ プ・メモリと、 各組が０から上限値までにわたって広がる一連の連続するピクセル・コードから なるピクセル・コードの複数個の組の任意の選択されたものの数を発生する手段 と、発生されたピクセル・コードとそれらが属する組に関連する数とを線形合成 して上記カラーマップ・メモリ用読出しアドレスを発生する手段と、からなり、 上記ピクセル・コードの組にそれぞれ関連する数は、これらのピクセル・コード の組が上記カラーマップ・メモリの個々の部分用の読出しアドレスを発生するよ うに選択されている、表示プロセッサ。
55. （５５）読出し期間中にｐビット（ｐは正の整数）の読出しアドレスによってア ドレス可能な第１のカラーマップ・メモリと、 読出し期間中にｑビット（ｑは正の整数）の読出しアドレスによってアドレス可 能な第２のカラーマップ・メモリと、 各ピクセル用のデータがロードされる少なくとも（ｐ＋ｑ）ビットの幅を有する ピクセル入力ラッチと、上記ピクセル入力ラッチの内容から第１および第２の数 のビットを選択する手段と、 上記第１および第２の数のビットを上記第１および第２のカラーマップ・メモリ にそれぞれ読出しアドレスとして結合する手段とからなり、 上記第１の数のビット中に含まれる上記ピクセル入力ラッチのビットは上記第２ の数のビット中に含まれるピクセル入力ラッチのビットの影響を受けないもので ある、表示プロセッサ。