JPH025016B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は自己消弧形サイリスタ、特に埋め込
みゲート形静電誘導サイリスタの改良に関するも
のである。

〔従来の技術〕

周知のように従来のPNPN4層構造を持つサイ
リスタは、主電流通路であり且つ耐圧を分担する
高抵抗層のＮ領域を仕切る形で、平板状のＰ形ベ
ース領域が存在し、この部分が電流の制御領域と
なる。この場合制御領域自身の中に主電流が流れ
ることになり、このＰ形の制御ベース領域中にキ
ヤリヤの蓄積が生じ、その引き出しに時間がかか
る。

また、キヤリヤが制御領域に注入されるので、
その注入の効率を下げないように、制御領域の不
純物密度をあまり高くできず、その層もあまり厚
くできない。従つて、ベース領域の横方向の抵抗
が大きくなり、このためスイツチング時間が遅く
なつていた。

静電誘導サイリスタ（以下SIサイリスタと称
す）は、大電力、高速スイツチングの行えるサイ
リスタとして近年発明されたもので、４層構造を
持つ従来形サイリスタとはゲート部分の形状を異
とするものである。

第４図および第５図は既存のSIサイリスタの断
面構造の模式図で、単位素子を示しており、実際
にはこれらの単位素子をそれぞれ並列に多数接続
してSIサイリスタを構成している。

ゲート構造の相違により、第４図のものは埋め
込みゲート形、第５図のものは表面ゲート形と呼
ばれ、各々性能上の特徴はあるが動作原理は同じ
であり、同一機能を有する部分には同一符号を付
してある。

第４図に示した埋め込みゲート形SIサイリスタ
の構造を説明すると、P⁺層から成るアノード２
とN⁺層から成るカソード１の間に、Ｎ形低不純
物のN^-層から成るベース領域３を挟んでPINダ
イオードを形成し、ベース領域３のカソード１に
近い部分にチヤネル５と呼ばれるN^-層を囲む形
状で、Ｐ形の低抵抗領域P⁺層から成るゲート４
を設けた構造になつている。ここで、６，７，８
はそれぞれカソード１、アノード２、ゲート４の
表面に設けたカソード電極、アノード電極、ゲー
ト電極を示す。

第５図に示した表面ゲート形SIサイリスタは、
ゲート４がカソード１と同一表面に形成されるプ
レーナ構造をしたもので、この場合チヤネル５は
図中に示した領域となる。

第６図は第４図に示した埋め込みゲート形SIサ
イリスタを用いて直流回路の開閉を行う場合の動
作を説明するための回路図で、第４図の単位素子
を多数並列接続して構成したサイリスタ１１と、
主電源１３および負荷１２により主回路を形成
し、SIサイリスタ１１のカソード電極６とゲート
電極８を、それぞれスイツチ１６を介して正極を
ゲート電極８に接がれる電極１４、およびスイツ
チ１７を介して負極をゲート電極８に接がれる電
源１５とにより接続するように制御回路を形成す
る。

第６図において、スイツチ１７を開いてスイツ
チ１６を閉じれば、ゲート４とカソード１間の
P⁺N^-N⁺接合が順バイアスされて、カソード１の
N⁺領域からエレクトロンが、ゲート４のP⁺層か
らホールがキヤリヤとしてチヤネル５部のN^-層
に注入されて、チヤネル５のキヤリヤ密度が非常
に高まり高導通状態になる。

この時、カソード１のN⁺領域からチヤネル５
に注入されたエレクトロンの一部は、主電源１３
による電界に加速されて、低不純物濃度のベース
領域３のN^-層を移動し、アノード２のP⁺層直下
のベース領域３のN^-層部分に蓄積される。この
部分に蓄積されたエレクトロンは、アノード２か
らベース領域３へのホールの注入を促進し、ベー
ス領域３へ注入されたホールは、チヤネル５を通
過してカソード１に到達し、更にエレクトロンの
注入を促がす。

このようにして、低不純物のN^-層から成るベ
ース領域３は、高濃度のキヤリヤで満され低抵抗
を示すようになる。この過程がSIサイリスタのタ
ーンオンであり、オンの定常状態ではSIサイリス
タのベース領域３のチヤネル５はエレクトロンお
よびホールで充満しており、P⁺層のゲート４に
はホールが蓄積されている。

次に、このような状態にあるSIサイリスタ１１
をオフする時の動作について述べる。

第６図において、スイツチ１６を開いてスイツ
チ１７を閉じると、ゲート４とカソード１間の
P⁺N^-N⁺接合が逆バイアスされる。この時、P⁺
層から成るゲート４およびゲート４近傍のベース
領域３のN^-層に蓄積されたホールはゲート電極
８から、N⁺層から成るカソード１およびカソー
ド１近傍のベース領域３のN^-層のエレクトロン
はカソード電極６から、ゲート４の逆電流として
掃き出される。

この結果、ゲート４近傍のベース領域３のN^-
層に空乏層が形成され、空乏層の成長と共にチヤ
ネル５は完全に空乏化し、更に空乏層はベース領
域３をアノード２へ向つて広がることになる。一
方、ベース領域３の空乏層の成長と共にアノード
２とカソード１の間の電圧が増加し始め、遂には
主電源１３の電圧E_Sと等しくなる。

この時、アノード接合９近傍のベース領域３の
N^-層中には、ゲート４から掃き出されずに残つ
たキヤリヤ（主としてホール）が多数存在し、こ
のキヤリヤはベース領域３中を流れてP⁺層のゲ
ート４から掃き出される。この時のキヤリヤの流
れはホール電流で、ターンオフ直後にアノード電
極７からゲート電極８へ流れる電流として観測さ
れ、テイル電流と呼ばれる。

ターンオフ時にテイル電流が流れる期間は、一
般にアノード電圧が回路電圧に回復しているの
で、この時素子に大きい電力損失が生じる。そこ
で、高耐圧、大電流の素子においては、テイル電
流の低減が従来からの課題であつた。

〔発明が解決しようとする問題点〕

このような問題点に対する対策として、従来か
ら第７図、第８図に示す構造のものが知られてい
る。第７図および第８図はそれぞれ別のSIサイリ
スタの断面構造を示す模式図で、単位素子を示
し、第４図と同一の符号は同一機能を有する部分
を示す。

第７図に示したものはアノード２のP⁺層とベ
ース領域３のN^-層との間に、中比抵抗のバツフ
ア層１０と呼ばれるＮ形層を挟んだ構造にしてあ
る他は、第４図に示した埋め込みゲート形SIサイ
リスタと同じである。N^-層から成るベース領域
３の中で広がつた空乏層がバツフア層１０に届く
と、バツフア層１０は比較的高不純物濃度のため
に、空乏層の広がる幅が制約されたPIN構造とな
る。

そのために、同じ電圧を阻止するのに必要な
N^-層のベース領域３の厚みが少なくてすみ、順
電圧降下が小さくなつて、その分だけベース領域
３のN^-層に金拡散などを行つて残存キヤリヤの
ライフタイムを短かくできるので、テイル電流が
減少する。

また、第８図に示したものはアノード短絡構造
として知られているもので、アノード２のP⁺層
とベース領域３のN^-層の一部が直接アノード電
極７に接続されるようになつている他は、第１図
に示した埋め込みゲート形SIサイリスタと同じで
ある。

このような構造にすると、アノード２のP⁺層
がらベース領域３のN^-層へのホールの注入が抑
制されると共に、ターンオフ時のテイル期間にお
いても、アノード２のP⁺層直下のベース領域の
N^-層に蓄積されたエレクトロンが、N^-層自身が
アノード電極７と接触する短絡部から直接アノー
ド電極７へ抜け、上記N^-層のホールもアノード
２のP⁺層へ戻るので、残存キヤリヤの消滅が早
いなどの効果がある。

更に、デユアルゲート形SIサイリスタと呼ばれ
るSIサイリスタも既に公表されている。第９図は
デユアルゲート形SIサイリスタの単位素子の断面
構造を示す模式図で、N^-層から成るベース領域
３の中のアノード２側に第２ゲート１８と呼ばれ
るN⁺層を埋め込み、カソード１側におけるゲー
ト４によるチヤネル５と同じ機能を有する第２チ
ヤネル１９を設けたのであり、その他第４図と同
一の符号は同一機能を有する部分を示す。

ターンオン時には第２ゲート１８とアノード２
間を順バイアスして、アノード２のP⁺層からベ
ース領域３のN^-層へのホールの注入を容易にす
る。

ターンオフ時には第２ゲート１８とアノード２
間を逆バイアスして、第２チヤネル１９近傍のエ
レクトロンは第２ゲート１８のN⁺層へ、ホール
はアノード２のP⁺層へ掃き出して、第２チヤネ
ル１９の付近を急速に空乏化する。

その結果スイツチング性能の大幅な向上が期待
されるものである。

以上説明した第７図〜第９図の例は、前述した
ターンオフ時のテイル電流の低減にいずれも効果
があるが、しかしまたいずれも問題点を抱えてい
る。

例えば第７図に示したバツフア層１０を挟入し
たSIサイリスタでは、印加電圧が低くて空乏層が
バツフア層１０のＮ層迄広がらない時に、ベース
領域３のN^-層に残つたホールによりテイル電流
が流れる。

また、第８図に示したアノード短絡構造のSIサ
イリスタでは、アノード２の短絡比率の決定法に
問題があり、SIサイリスタのように単位素子の寸
法が微細になり、N^-層から成るベース領域３の
厚みが大きくなるほど、効果的な設計が難かしく
なる。

更に、第９図に示したデユアルゲート形のSIサ
イリスタとすることは極めて効果的ではあるが、
微細構造のチヤネル５と第２チヤネル１９をベー
ス領域３のカソード１側とアノード２側の両方に
形成するのは、製造的にかなり困難な問題であ
る。

〔発明の目的〕

本発明はかかる諸問題を改良する目的でなされ
たもので、順電圧降下およびテイル電流が少な
く、製造法が容易なSIサイリスタを提供するもの
である。

〔発明の概要〕

第１図は本発明にかかるSIサイリスタの単位素
子の断面構造を示す模式図で、実際のSIサイリス
タチツプはこの単位素子を多数並列に接続した構
造を持ち第３図に１例を示す断面構造を持つもの
であり第４〜９図と同一の符号は同一機能を有す
る部分を示す。

本単位素子は従来の第７図に示したアノード２
のP⁺層とベース領域３のN^-層との間に中比抵抗
を持つバツフア層１０を挟み込んだ形とほぼ同様
の形状であるが、このバツフア層１０の一部をア
ノード２の表面と同一面に露出させ、この露出面
に第２ゲート電極２０を設けたものである。

第２電極を有する点では従来の第９図に示した
デユアルゲート形SIサイリスタに類似している。
しかしながら第９図のデユアルゲート形SIサイリ
スタの場合は、埋め込まれたN⁺層からなる第２
ゲート１８の間に第２チヤネル１９が存在する
が、本発明にかかる第１図のSIサイリスタにおい
ては、Ｎ形のバツフア層１０は従来形サイリスタ
のゲート層と同じ平板構造を持つ特徴がある。

次に、動作の説明を行う。第２図は本発明にか
かるSIサイリスタを用いて直流回路の開閉を行う
場合の動作を説明するための回路図で、第６図と
同一機能を有する部分には同一符号を付して表
し、１１′は第１図に示した単位素子を多数並列
接続した本発明にかかるSIサイリスタを示す。第
６図の制御回路の他に、SIサイリスタ１１′のア
ノード電極７と第２ゲート電極２０を、それぞれ
スイツチ１６′を介して正極をアノード電極７に
接がれる電源１４′、およびスイツチ１７′を介し
て負極をアノード電極７に接がれる電源１５′と
により接続することによる制御回路が付加されて
いる。

SIサイリスタ１１′をオンさせるには、スイツ
チ１７，１７′を開いてスイツチ１６，１６′を同
時に閉じる。この時、ゲート４とカソード１間の
P⁺N^-N⁺接合と、アノード２と第２ゲート電極２
０間のP⁺N接合が共に順バイアスされ、中央の
N^-層のベース領域３にアノード２からホールが、
カソード１からエレクトロンが注入される。

N^-層のベース領域３に注入されたキヤリヤは、
主電源１３による電界に加速されてエレクトロン
はアノード２へ、ホールはカソード１へ流れるの
で、SIサイリスタ１１′は急速にターンオンする
ことになる。

次に、このような状態にあるSIサイリスタ１
１′に対して、スイツチ１６，１６′を開くと共に
スイツチ１７，１７′を同時に閉じると、第２ゲ
ート電極２０とアノード２間のNP⁺接合および
カソード１とゲート４間のN⁺N^-P⁺接合が共に逆
バイアスされる。

この時、チヤネル５およびその近傍に空乏層が
形成され、N^-層から成るベース領域３に広がる
ことに関しては第６図に示したSIサイリスタ１１
の場合と同じであるが、アノード２側のP⁺N接
合が逆バイアスされているので、バツフア層１０
のＮ層のエレクトロンは第２ゲート電極２０によ
つて外部へ、ホールはアノード２のP⁺層へ掃き
出されてP⁺N接合は逆回復し、ベース領域３の
N^-へのホールの注入は直ちに停止する。

導通状態でN^-層から成るベース領域３に存在
したキヤリヤの大部分は、チヤネル５部分の空乏
層の広がりと共にゲート４を通じて外部へ掃き出
されるので、空乏層が充分広がり回路電圧を阻止
した後に流れる電流は、ベース領域３のN^-層の
アノード２側に残留する僅かのホールを、ゲート
４へ掃き出すための電流だけになる。すなわち、
テイル電流を減少させる効果が大きい。

また、回路電圧によるベース領域３のN^-層中
の空乏層の広がりが、バツフア層１０のＮ層に届
くように設計すれば、テイル電流を零にすること
も可能である。

以上の説明はゲート電極８と第２ゲート電極２
０の動作のタイミングを同じとして説明したが、
たとえばスイツチ１６を閉じる前にスイツチ１
６′を閉じておき、ベース領域３のN^-層にホール
を注入した後にスイツチ１６を閉じてもよい。ま
た、ターンオフ時にスイツチ１７を閉じてカソー
ド１側の蓄積キヤリヤの掃き出しが終つた後に、
スイツチ１７′を閉じてアノード２側の蓄積キヤ
リヤを掃き出すことも可能である。これらの場合
はゲートの制御回路の動作を揃える必要がないの
で、構成が容易になる。

更に、第２ゲート電極２０の持つ機能の一部分
だけを利用する使い方として、例えばテイル電流
を減少させるために第２ゲート電極制御回路とし
て第２図の電源１５′およびスイツチ１７′のみを
備えて使用してもよく、あるいは第２ゲート電極
２０を開放して第７図に示したものと同様の使い
方をしてもよい。これらの使い方は用途に応じて
任意に選択することができる。

なお、以上の説明はすべて第４図に示した従来
の埋め込みゲート形SIサイリスタの改良について
述べたが、第５図に示した従来の表面ゲート形SI
サイリスタに対しても採用することができ、ほぼ
同様の効果を得ることができる。

〔実施例〕

次に、本発明にかかるSIサイリスタの製作例を
第３図に示した埋め込みゲート構造を有するもの
を例にとつて説明する。

まず、接合形成プロセスから説明する。シリコ
ン素材としては不純物密度約５×10¹³atoms／c.c.
で、厚み約300μｍの高比抵抗のＮ形シリコン３
ａの一方の面に不純物密度約５×10¹⁶atoms／c.c.
で厚み約30μｍのＮ形の中比抵抗のバツフア層１
０が予め形成された素材が準備される。ここで、
中比抵抗のバツフア層１０の形成は、公知のエピ
タキシヤル成長法で容易に行うことができる。

次に高比抵抗のＮ形シリコン３ａの他方の面に
は、低抵抗のP⁺層のゲート４（中央部）および
４′（ゲート電極８の取付部）が、予め設計計画
されたチヤネル５の間隔を確保するように選択的
に複数個が形成される。ゲート４，４′は表面不
純物密度が約２×10¹⁹atoms／c.c.で、その接合深
さは約15μｍ、チヤネル間隔は４〜10μｍ程度と
なつている。

このゲートのP⁺層の形成と同時に、P⁺層から
成るアノード２も形成することができる。アノー
ド２の表面不純物密度および接合深さは、ほぼゲ
ート４，４′と同水準であり、位置的にはチヤネ
ル５に対向する場所に設けられている。このよう
なゲート４，４′およびアノード２の選択的な形
成は、公知のＰ形不純物として酸化膜に対してマ
スク効果のある、例えばボロンを用いて酸化、拡
散およびホトリソグラフイの技術により、容易に
行うことができる。

その後、ゲート４を埋め込むために、Ｎ形シリ
コン３ａの一方の面である第９図のＡ−Ａ線か
ら、Ｂ−Ｂ線までの厚みのＮ形のエピタキシヤル
成長層３ｂが、不純物密度約２×10¹⁴atoms／c.c.
で厚み20μｍ程度に形成される。従つて素材とし
てのＮ形シリコン３ａとエピタキシヤル成長層３
ｂとによつて、N^-層のベース領域３を形成して
いる。

このエピタキシヤル成長層３ｂの表面と、Ｎ形
中比抵抗のバツフア層１０の表面に対して、Ｎ形
の低抵抗層が選択的に形成される。このＮ形の低
抵抗層は表面不純物密度約５×10¹⁹atoms／c.c.で
接合深さは7μｍ程度である。エピタキシヤル成
長層３ｂに設けられたＮ形の低抵抗層はカソード
１であり、バツフア層１０に設けられたＮ形の低
抵抗層２１は第２ゲート電極２０を形成するアル
ミ電極に対して、オーミツクコンタクトを良好に
するために設けられる。

このようなＮ形の低抵抗層の選択的な形成は、
Ｎ形不純物で酸化膜に対してマスク効果のある、
例えば燐を用い公知の酸化、拡散およびホトリソ
グラフイ技術を使用することにより容易に行うこ
とができる。

次に、電極形成プロセスについて説明する。前
述のようにして接合が形成されたウエハーに対し
て、各々の電極は次のようにして形成される。ま
ず外部導出用のゲート４′へ電極を形成するため
に、エピタキシヤル成長層３ｂをP⁺層のゲート
４′が露出する位置まで（Ｂ−Ｂ線からＡ−Ａ線
まで）掘り込む。このような選択的な掘り込み加
工は、公知のホトリソグラフイ技術とウエツトま
たはドライエツチング技術を組み合わせることに
よつて、容易に達成することができる。

次に、各々の電極を形成するためにウエハの両
面に対して約５〜7μｍのアルミニウム蒸着が全
面に施される。このアルミニウム蒸着膜を分離す
ることにより、カソード電極６、アノード電極
７、ゲート電極８および第２ゲート電極２０が形
成される。アルミニウム蒸着膜の分離は、公知の
ホトリソグラフイ技術およびアルミニウムのウエ
ツトエツチング技術により容易に加工形成可能で
ある。

最後に、ウエハの端面に対して表面加工と表面
パツシベーシヨンを施すことにより、図示のよう
な構造の本発明にかかるSIサイリスタチツプが完
成する。

〔発明の効果〕

尚、本発明においてはＮチヤネルの埋め込みゲ
ート構造のSIサイリスタについてのみ述べたが、
本発明はこれに限定されるものではなくＰチヤネ
ルでも可能であり、また表面ゲート形、ビームゲ
ート形SIサイリスタや、フイルドターミネイテツ
ドダイオードおよびゲートターンオフ形サイリス
タに適用しても、同様の効果があることは当業者
ならば容易に理解できるであろう。

以上詳細に説明したごとく、本発明において
は、順阻止電圧を分担する高比抵抗のベース領域
と、このベース領域と反対の導電形を有する低比
抵抗のアノードとの間に、ベース領域と同じ導電
形の中比抵抗のバツフア層を設け、該バツフア層
に第２のゲート電極を設けることにより、自己消
弧形半導体素子の電流遮断特性を著しく改善する
ものであり、その工業的価値は極めて大である。

【図面の簡単な説明】

第１図は本発明にかかるSIサイリスタの単位素
子の断面構造を示す模式図、第２図は本発明にか
かるSIサイリスタを用いて直流回路の開閉を行う
場合の動作を説明するための回路図、第３図は本
発明にかかる実際のSIサイリスタチツプの断面構
造図であり、第４図、第５図は既存のSIサイリス
タの単位素子の断面構造の模式図、第６図は第４
図に示したSIサイリスタを用いて直流回路の開閉
を行う場合の動作を説明するための回路図であつ
て、第７図〜第９図はそれぞれ既存の改良形SIサ
イリスタの単位素子の断面構造を示す模式図であ
る。 １……カソード、２……アノード、３……ベー
ス領域、４……ゲート、５……チヤネル、６……
カソード電極、７……アノード電極、８……ゲー
ト電極、９……アノード接合、１０……バツフア
層、１１，１１′……SIサイリスタ、１２……負
荷、１３……主電源、１４，１４′１５，１５′…
…電源、１６，１６′，１７，１７′……スイツ
チ、１８……第２ゲート、１９……第２チヤネ
ル、２０……第２ゲート電極、２１……Ｎ形の低
抵抗層。

Claims (1)

【特許請求の範囲】
1. １ 順阻止電圧を分担する高比抵抗のベース領域
   と反対の導電形を有する低比抵抗のゲート領域に
   第１のゲート電極を設け、ベース領域と同じ導電
   形を有しこれと接する低比抵抗のカソード領域に
   設けたカソード電極との間に電気信号を伝えるこ
   とによりアノード電流をオン、オフできる自己消
   弧形半導体素子において、前記ベース領域と反対
   の導電形を有する低比抵抗のアノード領域とベー
   ス領域の間にベース領域と同じ導電形の中比抵抗
   のバツフア層を設け、該バツフア層に第２のゲー
   ト電極を設けてアノード電極との間に電気信号を
   伝えることによりアノード電流を制御する機能を
   備えたことを特徴とする自己消弧形半導体素子。