JPS60247969A - 自己消弧形半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は自己消弧形サイリスタ、特に埋め込みゲート
形静電誘導サイリスタの改良に関するものである。

〔従来の技術〕

周知のように従来のＰＮＰＮ４ｉ構造を持つサイリスク
は、主電流通路であり且つ耐圧を分担する高抵抗層のＮ
領域を仕切る形で、平板状のＰ形ベース領域が存在し、
この部分が電流の制御領域となる。この場合制御領域自
身の中に主電流が流れることになり、このＰ形の制御ベ
ース領域中にキャリヤの蓄積が生じ、その引き出しに時
間がかかる。

また、キャリヤが制御領域に注入されるので、その注入
の効率を下げないように、制御領域の不純物密度をあま
り高くできず、その層もあまり厚くできない。従って、
ベース領域の横方向の抵抗が大きくなり、このためスイ
ッチング時間が遅くなっていた。

静電誘導サイリスク（以下８Ｉサイリスタと称す）は、
大電力、高速スイッチングの行えるサイリスクとして近
年発明されたもので、４層構造を持つ従来形サイリスタ
とはゲート部分の形状を異とするものである。

第４図および第５図は既存の８Ｉサイリスタの断面構造
の模式図で、単位素子を示しており、実際にはこれらの
単位素子をそ・れぞれ並列に多数接続してＳＩサイリス
タを構成している。

ゲート構造の相違により、第４図のものは埋め込みゲー
ト形、第５図のものは表面ゲート形と呼ばれ、各々性能
上の特徴はあるが動作原理は同じであり、同一機能を有
する部分には同一符号を付しである。

第４図に示した埋め込みゲート形ＳＩサイリスタの構造
を説明すると、Ｐ層かり成るアノード２とＮ＋層から成
るカソード１の間に、Ｎ形低不純物のＮ一層から成るベ
ース領域３を挟んでＰＩＮダイオードを形成し、ベース
領域３のカソード１に近い部分にチャネル５と呼ばれる
Ｎ″″層を囲む形状で、Ｐ形の低抵抗領域２層から成る
ゲート４を設けた構造になっている。ここで、６，７．
８はそれぞれカソード１．アノード２．ゲート４の表面
に設けたカソード電極、アノード電極、ゲート電極を示
す。　゛ 第５図に示した表面ゲート形ＳＩサイリスタは、ゲート
４がカソード１と同一表面に形成されるプレーナ構造を
したもので、この場合チャネル５は図中に示した領域と
なる。

第６図は第４図に示した埋め込みゲート形ＳＩサイリス
タを用いて直流回路の開閉を行う場合の動作を説明する
ための回路図で、第４図の単位素子を多数並列接続して
構成したサイリスタ１１と、主電源１３および負荷１２
により主回路を形成し、ＳＩサイリスタ１１のカソード
電極６とゲート電極８を、それぞれスイッチ１６を介し
て正極をゲート電極８に接がれる電源１４、およびスイ
ッチ１７を介して負極をゲート電極４に接がれる電源１
５とにより接続するように制御回路を形成する。

第６図において、スイッチ１７を開いてスイッチ１６を
閉じれば、ゲート４とカソード１間のＰ”Ｎ−Ｎ＋接合
が順バイアスされて、カソード１のＮ領域からエレクト
ロンが、ゲート４のＰ層からホールがキャリヤとしてチ
ャネル５部のＮ一層に注入されて、チャネル５のキャリ
ヤ密度が非常に高まり高導通状態になる。

この時、カソード１の？領域からチャネル５に注入され
たエレクトロンの一部は、主電源１３による電界に加速
されて、低不純物濃度のベース領域３のＮ一層を移動し
、アノード２のｒ層直下のベース領域３のＮ一層部分に
蓄積される。この部分に蓄積されたエレクトロンは、ア
ノード２からベース領域３へのホールの注入を促進し、
ベース領域３へ注入されたホールは、チャネル５を通過
してカソード１１こ到達し、更にエレクトロンの注入を
促がす。

このようにして、低不純物のＮ一層から成るベース領域
３は、高濃度のキャリヤで満され低抵抗を示すようにな
る。この過程が８Ｉサイリスタのターンオンであり、オ
ンの定常状態では８Ｉサイリスタのベース領域３のチャ
ネル５はエレクトロンおよびホールで充満しており、Ｐ
層のゲート４にはホールが蓄積されている。

次に、このような状態にある８Ｉサイリスタ１１をオフ
する時の動作について述べる。

第６図において、スイッチ１６を開いてスイッチ１７を
閉じると、ゲート４とカソード１間のＰ＋Ｎ−Ｎ”接合
が逆バイアスされる。この時、を層から成るゲート４お
よびゲート４近傍のベース領域３のＮ一層に蓄積された
ホールはゲート電極８から、Ｎ＋層から成るカソード１
およびカソード１近傍のベース領域３のＮ一層のエレク
トロンはカソード電極６から、ゲート４の逆電流として
掃き出される。

この結果、ゲート４近傍のベース領域３のＮ一層に空乏
層が形成され、空乏層の成長と共ｌこチャネル５は完全
に空乏化し、更に空乏層はベース領域３をアノード２へ
向って広がることになる。一方、ベース領域３の空乏層
の成長と共にアノード２とカソード１の間の電圧が増加
し始め、遂には主電源１３の電圧ｇｓと等しくなる。

この時、アノード接合９近傍のベース領域３のＮ″″層
中には、ゲート４から掃き出されずに残ったキャリヤ（
主としてホール）が多数存在し、このキャリヤはベース
領域３中を流れてＰ＋層のゲート４から掃き出される。

この時のキャリヤの流れはホール電流で、ターンオフ直
後にアノード電極７からゲート電極８へ流れる電流とし
て観測され、ティルミ流と呼ばれる。

ターンオフ時にティルミ流が流れる期間は、一般にアノ
ード電圧が回路電圧に回復しているので、この時素子に
大きい電力損失が生じる。そこで、高耐圧、大電流の素
子においては、ティルミ流の低減が従来からの課題であ
った。

〔発明が解決しようとする問題点〕

このような問題点に対する対策として、従来から第７図
、第８図に示す構造のものが知られている。第７図およ
び第８図はそれぞれ別のＳＩサイリスタの断面構造を示
す模式図で、単位素子を示し、第４図と同一の符号は同
一機能を有する部分を示す。

第７図に示したものはアノード２の２層とベース領域３
のＮ一層との間に、中比抵抗のバッファ層１０と呼ばれ
るＮ形層を挾んだ構造にしである他は、第４図に示した
埋め込みゲート形８Ｉサイリスタと同じである。Ｎ一層
から成るベース領域３の中で広がった空乏層がバッファ
層１０に届くと、バッファ層１０は比較的高不純物濃度
のために、空乏層の広がる幅が制約されたＰＩＮ構造と
なる。

そのために、同じ電圧を阻止するのに必要なＮ一層のベ
ース領域３の厚みが少なくてすみ、順電圧降下が小さく
なって、その分だけベース領域３のＮ一層に金拡散など
を行って残存キャリヤのライフタイムを短かくできるの
で、ティルミ流が減少する０ また、第８図に示したものはアノード短絡構造として知
られているもので、アノード２のｒ層とベース領域３の
Ｎ一層の一部が直接アノード電極７に接続されるように
なっている他は、第１図１こ示した埋め込みゲート形Ｓ
Ｉサイリスタき同じである。

このような構造にするき、アノード２のｒ層からベース
領域３のＮ一層へのホールの注入が抑制すれると共に、
ターンオフ時のテイル期間においても、アノード２のｔ
層直下のベース領域のＮ一層に蓄積されたエレクトロン
が、Ｎ一層自身がアノード電極７と接触する短絡部から
直接アノード電極７へ抜け、上記Ｎ一層のホールもアノ
ード２のｒ層へ戻るので、残存キャリヤの消滅が早いな
どの効果がある。

更に、デュアルゲート形ＳＩサイリスタと呼ばれる８Ｉ
サイリスタも既に公表されている。第９図はデュアルゲ
ート形ＳＩサイリスタの単位素子の断面構造を示す模式
図で、Ｎ一層から成るベース領域３の中のアノード２側
に第２ゲート１８と呼ばれるＮ層を埋め込み、カソード
１側におけるゲート４によるチャネル５と同じ機能を有
する第２チヤネル１９を設けたのであり、その細筒４図
と同一の符号は同一機能を有する部分を示す。

ターンオン時には第２ゲート１８とアノード２間を順バ
イアスして、アノード２のＰ＋層からベール領域３のＮ
一層へのホールの注入を容易にする。

ターンオフ時には第２ゲート１８とアノード２間を逆バ
イアスして、第２チヤネル１９近傍のエレクトロンは第
２ゲー目８のＮ＋ｍへ、ホールはアノード２のＰ＋層へ
掃き出して、第２チヤネル１９の付近を急速に空乏化す
る。

その結果スイッチング性能の大幅な向上が期待されるも
のである。

以上説明した第７図〜第９図の例は、前述したターンオ
フ時のティルミ流の低減にいずれも効果があるが、しか
しまたいずれも問題点を抱えている。

例えば第７図に示したバッファ層１０を挟入したＳＩサ
イリスクでは、印加電圧が低くて空乏層がバッファ層１
０のＮ層迄広がらない時に、ベース領域３のＮ一層に残
ったホールによりティルミ流が流れる。

また、第８図に示したアノード短絡構造のＳＩサイリス
タでは、アノード２の短絡比率の決定法に問題があり、
ＳＩサイリスクのように単位素子の寸法が微細になり、
Ｎ一層から成るベース領域３の厚みが大きくなるほど、
効果的な設計が難かしくなる。

更に、第９図に示したプーアルゲート形のＳＩサイリス
タとすることは極めて効果的ではあるが、微細構造のチ
ャネル５と第２チヤネル１９をベース領域３のカソード
１側とアノード２側の両方に形成するのは、製造的にか
なり困難な問題である。

〔発明の目的〕

本発明はかかる諸問題を改良する目的でなされたもので
、順電圧降下およびティルミ流が少なく、製造法が容易
な８Ｉサイリスタを提供するものである。

〔発明の概要〕

第１図は本発明にかかるＳＩサイリスクの単位素子の断
面構造を示す模式図で、実際の８Ｉサイリスタチツプは
この単位素子を多数並列に接続した構造を持ち第３図に
１例を示す断面構造を持つものであり第４〜９図と同一
の符号は同一機能を有する部分を示す。

本単位素子は従来の第７図に示したアノード２の２層と
ベース領域３のＮ一層との間に中比抵抗を持つバッファ
層１０を挾み込んだ形とほぼ同様の形状であるが、この
バッファ層１０の一部をアノード２の表面と同一面に露
出させ、この露出面に第２ゲート電極２０を設けたもの
である。

第２電極を有する点では従来の第９図に示したデュアル
ゲート形８Ｉサイリスタに類似している。

しかしながら第９図のプーアルゲート形８Ｉサイリスタ
の場合は、埋め込まれたＮ層からなる第２ゲート１８の
間に第２チヤネル１９が存在するが、本発明にかかる第
１図のＳＩサイリスタにおいては、Ｎ形のバッファ層１
０は従来形サイリスタのゲート層と同じ平板構造を持つ
特徴がある。

次に、動作の説明を行う。第２図は本発明にかかる８Ｉ
サイリスタを用いて直流回路の開閉を行う場合の動作を
説明するための回路図で、第６図と同一機能を有する部
分には同一符号を付して表し、１１′は第１図に示した
単位素子を多数並列接続した本発明にかかる８Ｉサイリ
スタを示す。第６図の制御回路の他に、Ｓｌサイリスタ
１１’のアノード電極７と第２ゲート電極２０を、それ
ぞれスイッチ１６′を介して正極をアノード電極７に接
がれる電源１４′、およびスイッチ１７′を介して負極
をアノード電極に接がれる電源１５′とにより接続する
ことによる制御回路が付加されている。

８Ｉサイリスタ１１′をオンさせるには、スイッチ１７
．１７’を開いてスイッチ１６　、１６’を同時に閉じ
る。

この時、ゲート４とカソード１間のＰ＋Ｎ−Ｎ＋接合と
、アノード２と第２ゲート電極２０間のＰ”Ｎ接合が共
に順バイアスされ、中央のＮ一層のベース領域３にアノ
ード２からホールが、カソードｌからエレクトロンが注
入される。

Ｎ″″層のベース領域３に注入されたキャリヤは６、主
電源１３による電界に加速されてエレクトロンはアノー
ド２へ、ホールはカソード１へ流れるので、８Ｉサイリ
スタ１１′は急速にターンオンすることになる。

次に、このような状態にある８Ｉサイリスタ１１′に対
して、スイッチ１６　、１６’を開くと共にスイッチ１
７．１７’を同時に閉じると、第２ゲート電極２０とア
ノード２間のＮＰ＋接合およびカソード１とゲート４間
のＮ”Ｎ−Ｐｌ’接合が共に逆バイアスされる。

この時、チャネル５およびその近傍に空乏層が形成され
、Ｎ″″層から成るベース領域３に広がることに関して
は第６図に示したＳＩサイリスタ１１の場合と同じであ
るが、アノード２側のＰＮ接合が逆バイアスされている
ので、バッファ層１０のＮ層のエレクトロンは第２ゲー
ト電極２０によって外部へ、ホールはアノード２の２層
へ掃き出されてｒＮ接合は逆回復し、ベース領域３のＮ
−へのホールの注入は直ちに停止する。

導通状態でＮ層層から成るベース領域３に存在したキャ
リヤの大部分は、チャネル５部分の空乏層の広がりと共
にゲート４を通じて外部へ掃き出されるので、空乏層が
充分床がり回路電圧を阻止した後に流れる電流は、ベー
ス領域３のＮ一層のアノード２側に残留する僅かのホー
ルを、ゲート４へ掃き出すための電流だけになる。すな
わち、ティルミ流を減少させる効果が大きい。

また、回路電圧によるベース領域３のＮ一層中の空乏層
の広がりが、バッファ層１０のＮ層に届くように設計す
れば、ティルミ流を零にすることも可能である。

以上の説明はゲート電極８と第２ゲート電極２０の動作
のタイミングを同じとして説明したが、たとえばスイッ
チ１６を閉じる前にスイッチ１６′を閉じておき、ベー
ス領域３のＮ一層にホールを注入した後にスイッチ１６
を閉じてもよい。また、ターンオフ時にスイッチ１７を
閉じてカソード１側の蓄積キャリヤの掃き出しが終った
後に、スイッチ１７′を閉じてアノード２側の蓄積キャ
リヤを掃き出すことも可能である。これらの場合はゲー
トの制御回路の動作を揃える必要がないので１．構成が
容易になる。

更に、第２ゲート電極２０の持つ機能の一部分だけを利
用する使い方として、例えばティルミ流を減少させるた
めに第２ゲート電極制御回路として第２図の電源１５′
およびスイッチ１７′のみを備えて使用してもよく、あ
るいは第２ゲート電極２０を開放して第７図に示したも
のと同様の使い方をしてもよい。これらの使い方は用途
に応じて任意に選択することができる。

なお、以上の説明はすべて第４図に示した従来の埋め込
みゲート形ＳＩサイリスタの改良について述べたが、第
５図に示した従来の表面ゲート形８Ｉサイリスタに対し
ても採用することができ、はぼ同様の効果を得ることが
できる。

〔実施例〕

次に、本発明にがかる８Ｉサイリスクの製作例を第３図
に示した埋め込みゲート構造を有するものを例にとって
説明する。

まず、接合形成プロセスから説明する。シリコン素材と
しては不純物密度約５　Ｘ　１０１０１３ａｔｏ／ｃｃ
で、厚み約３００μｍの高比抵抗のＮ形シリコン３ａの
一方の面に不純物密度約５　Ｘ　１０１０ｌ６ａｔｏ　
／ｃｃで厚み約３０μｍのＮ形の中孔抵抗のバッファ層
１０が予め形成された素材が準備される。ここで、中孔
抵抗のバッファ層１０の形成は、公知のエピタキシャル
成長法で容易に行うことができる。

次に高比抵抗のＮ形シリコン３ａの他方の面には、低抵
抗のｒ層のゲート４（中央部）および４′（ゲート電極
８の取付部）が、予め設計計画されたチャネル５の間隔
を確保するように選択的に複数個が形成される。ゲート
４　、４’は表面不純物密度が約２Ｘ　１０”　ａｔｏ
ｍｓ／ｃｃ　テ、ソ０）接合深すＧｉ約１５μｍ。

チャネル間隔は４〜ｌＯμｍ程度となっている。

このゲートのｒ層の形成と同時に、ｒ層から成るアノー
ド２も形成することができる。アノード２の表面不純物
密度および接合深さは、はぼゲー）　４　、４’と同水
準であり、位置的にはチャネル５に対向する場所に設け
られている。このようなゲート４．４’およびアノード
２の選択的な形成は、公知のＰ形不純物として酸化膜に
対してマスク効果のある、例えばボロンを用いて酸化、
拡散およびホトリソグラフィの技術により、容易に行う
ことができる。

その後、ゲート４を埋め込むため（と、Ｎ形シリコン３
ａの一方の面である第９図のＡ−Ａ線から、Ｂ−Ｂ線ま
での厚みのＮ形のエピタキシャル成長層３ｂが、不純物
密度約２　Ｘ　１０１０ｌ４ａｔｏ／ｃｃで厚み２０μ
ｍ程度に形成される。従りて素材としてのＮ形シリコン
３ａとエピタキシャル成長層３ｂとによって、１層のベ
ース領域３を形成している。

このエピタキシャル成長層３ｂの表面と、Ｎ形中比抵抗
のバッファ層１０の表面に対して、Ｎ形の低抵抗層が選
択的に形成される。このＮ形の低抵抗層は表面不純物密
度約５　Ｘ　１０１０１９ａｔｏ／ｃｃで接合深さは７
μｍ程度である。エピタキシャル成長層３ｂに設けられ
たＮ形の低抵抗層はカソード１であり、バッファ層１０
に設けられたＮ形の低抵抗層２１は第２ゲート電極２０
を形成するアルミ電極に対して、オーミックコンタクト
を良好にするために設けられる。

このようなＮ形の低抵抗層の選択的な形成は、Ｎ形不純
物で酸化膜に対してマスク効果のある、例えば燐を用い
公知の酸化、拡散およびホｌ−ＩＪソグラフィ技術を使
用することにより容易に行うことができる。

次に、電極形成プロセスζこついて説明する。前述のよ
うにして接合が形成されたウニ／’％−に対して、各々
の電極は次のようにして形成される。まず外部導出用の
ゲート４′へ電極を形成するために、エピタキシャル成
長層３ｂをｒ層のゲート４′が露出する位置まで（Ｂ−
Ｂ線からＡ−Ａ線まで）掘り込む。このような選択的な
掘り込み加工は、公知のホトリソグラフィ技術とウェッ
トまたはドライエツチング技術を組み合わせることによ
って、容易に達成することができる。

次に、各々の電極を形成するためにウェハの両面に対し
て約５〜７μｍのアルミニウム蒸着が全面に施される。

このアルミニウム蒸着膜を分離することｉこより、カソ
ード電極６．アノード電極７゜ゲート電極８および第２
ゲート電極２０が形成される。アルミニウム蒸着膜の分
離は、公知のホトリソグラフィ技術およびアルミニウム
のウェットエツチング技術により容易に加工形成可能で
ある。

最後に、ウェハの端面に対して表面加工と表面パッシベ
ーションを施すことにより、図示のような構造の本発明
にがかるＳＩサイリスタチップが完成する。

〔発明の効果〕

尚、本発明においてはＮチャネルの埋め込みゲート構造
の８Ｉサイリスクについてのみ述べた力ζ本発明はこれ
に限定されるものではなくＰチャネルでも可能であり、
また表面ゲート形、ビームゲート形８Ｉサイリスクや、
フィルドターミネイティドダイオードおよびゲートター
ンオフ形サイリスタに適用しても、同様の効果があるこ
とは当業者ならば容易に理解できるであろう。

以上詳細に説明したごとく、本発明においては、順阻止
電圧を分担する高比抵抗のベース領域と、このベース領
域と反対の導電形を有する低比抵抗のアノードとの間に
、ベース領域と同じ導電形の中地抵抗のバッファ層を設
け、該バッファ層に第２のゲート電極を設けることによ
り、自己消弧形半導体素子の電流遮断特性を著しく改善
するものであ′す、その工業的価値は極めて大である。

【図面の簡単な説明】

第１図は本発明にかかる８Ｉサイリスタの単位素子の断
面構造を示す模式図、第２図は本発明にかかる８Ｉサイ
リスタを用いて直流回路の開閉を行う場合の動作を説明
するための回路図、第３図は本発明にかかる実際の８Ｉ
サイリスタチツプの断面構造図であり、第４図、第５図
は既存の８Ｉサイリスタの単位素子の断面構造の模式図
、第６図は第４図に示した８Ｉサイリスタを用いて直流
回路の開閉を行う場合の動作を説明するための回路図で
あって、第７図〜第９図はそれぞれ既存の改良形８Ｉサ
イリスタの単位素子の断面構造を示す模式図である。 １・・・・・・カソード、２・・・・・・アノード、３
・・・・・・ベース領域、４・・・・・・ゲート、５・
・・・・・チャネル、６・・・・・カソード電極、７・
・・アノード電極、８・・・・・ゲート電極、９・・・
・・・アノード接合、１０・・・・・バッファ層、１１
　、１１’・・・・・・ＳＩサイリスタ、１２・・・・
・・負荷、１３・・・・・主電源、１４，１４’、１５
，１５’・・・・・・電源、１６，１６’、１７゜１７
′・・・・・・スイッチ、１８・・・　第２ゲート、１
９・・・・・・第２チヤネル、２０・・・・・・第２ゲ
ート電極、２１・・・　Ｎ形の低抵抗層。 特許出願人 東洋電機製造株式会社 代表者　土　井　厚 第１０ 毛２肥 葛３図 第４図　葛５図 萬６図

Claims (1)

【特許請求の範囲】
1. 順阻止電圧を分担する高比抵抗のベース領域と反対の導
   電形を有する低比抵抗のゲート領域に第１のゲート電極
   を設け、ベース領域と同じ導電形を有しこれと接する低
   比抵抗のカソード領域に設けたカソード電極との間に電
   気信号を伝えることによりアノード電流をオン、オフで
   きる自己消弧形半導体素子において、前記ベース領域と
   反対の導電形を有する低比抵抗のアノード領域とベース
   領域の間にベース領域と同じ導電形の中比抵抗のバッフ
   ァ層を設け、該バッファ層に第２のゲート電極を設けて
   アノ−−ド電極との間に電気信号を伝えることによりア
   ノード電流を制御する機能を備えたことを特徴とする自
   己消弧形半導体素子。