JPH02503620A - 可変周波数速度受信機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 可変周波数速度受信機 この開示は位相シフトキー（Ｐ　Ｓ　Ｋ）受信機に関する。

より特定的には、この発明は、再設計または基本的なハードウェアの変更なしに 異なるデータ周波数に容易に変更またはプログラムされることができるＰＳＫ受 信機に関する。

さらに、この開示されるシステムは先行技術のシステムよりも早くデータの流れ の収集を達成する。

先行技術の説明 先行技術のデータ収集システムまたは受信機は、データの流れを収集およびロッ クするためにフェーズロックループを用いた。そのようなシステムの収集時間は データ速度によって除算されたドツプラーシフトの数学的関数である。

この率が大きくなればなるほどキャリア信号ヘロックすることはより難しくなる 。

先行技術のデータ収集システムは回復ループ内において周波数逓倍を用いたが、 それは後に提供される詳細な例において説明されるであろう。回復ループ内にお いて逓倍を行なうことの結果として、ドツプラーシフト率は効果的に増加される 。２進位相シフトキーイング（ＢＰＳＫ）の場合、この率は２のファクタによっ て２倍にされるかまたは増加される。直角位相シフトキーイング（ＱＰＳＫ）の 場合において、その率は４のファクタによって増加され、こうしてデータの流れ の収集を達成することをより困難にかつより適時にする。

先行技術のデータ収集システムにおいて、データ速度の変更を達成するためには 収集ループの設計を変更することが必要であった。

可変周波数データ速度受信機を提供することが非常に所望であろう。さらに、ド ツプラーシフトの逓倍に起因して収集時間を増加させない可変速度受信機内のデ ータ収集ループを提供することが非常に所望であろう。

図面の簡単な説明 第１図は、低速アナログ乗算器を用いる先行技術のフェーズロックループのブロ ック図であり、第２図は１対のミクサおよび周波数２倍器を用いる先行技術のフ ェーズロックループのブロック図であり、第３図は高速乗算器を用いるこの発明 の基本的なフェーズロックループ可変速度受信機のブロック図であり、第４図は 可変データ速度を変更または調節するためのプロセッサコントローラを示すこの 発明のより詳細なブロック図であり、 第５図はこの発明によって達成される収集時間の減少を示す波形図であり、さら に、 第６Ａ図ないし第６Ｃ図は減少および収集時間をさらに示す第１図ないし第４図 における誤り信号を示す波形である。

好ましい実施例の説明 先行技術のフェーズロックループのブロック図を示す第１図を今参照する。フェ ーズロックループ１０は低速アナログ乗算器（ｍｕｌｔｉｐｌｉｅｒ）　１１を 含む。線１２上の入力信号は好ましくは、フィルタ処理された入力信号である線 １４上の出力信号を発生するためにＩＦフィルタ１３に与えられた差動的に（ｄ ｉｆｆｅｒｅｎｔｌａｌ　ｌｙ）エンコードされた２進位相シフトキー信号であ る。線１４上の信号は１対のミクサ１５および１６に与えられる。データ検出ル ープ内のミクサ１５はローパスフィルタ１７に与えられ、かつローパスフィルタ の出力はコンパレータ１８に与えられ、当技術において周知であるように、線２ １上のデータ出力信号を発生する。ビット同期回路１９は線２２上でローパスフ ィルタ１７の出力からの信号を受取りかつコンパレータ１８に与えられる線２０ 上に出力信号を発生し、こうして、入力データ流れ信号を同期させる。ローパス フィルタニアの線２２上の出力が線２３上に誤り信号を発生するためにアナログ 乗算器１１に与えられる。ミクサ１６の出力はローパスフィルタ２４に与えられ 線２５上にフィルタ処理された誤り成分信号を発生しそれはアナログ乗算器１１ に与えられて上記で述べられた誤り信号を線２３上に発生する。線２３上の誤り 信号はループフィルタ２６に与えられ線２７上のアナログ電圧誤り信号を発生し 、それは電圧制御発振器（ＶＣＯ）２８に与えられ、それは順に線２９上の電圧 信号として搬送周波数および位相の見積りを発生し、それはミクサ１５に与えら れてデータ検出ループを完了する。

線２９はまた９０°位相シフタ３１に結合され線３２上に直角または位相シフト された信号を発生し、それはミクサ１６に与えられてフェーズロックループ１０ の追跡ループを完了する。

ロッキングオンが達成される前に線２２上の信号の周波数が入力データにうなり ノートを乗じたものを含み、かつ線２５上の信号の周波数が線２２上の信号に比 較して９０°　シフトされたデータ速度にうなりノートを乗じたものを含み、こ うして、線２３上の出力信号がデータが除去された状態の線２２および２５土の うなりノートの２倍であることが注目されるであろう。データを除去することに 対するペナルティは線２３土のうなりノート周波数を２倍にすることである。第 １図に示される型のフェーズロックループはこの発明の技術を用いて約２５メガ ヘルツに制限される低速アナログ乗算器を用いる。

周波数２倍器３４を用いる型の異なる型の先行技術のフェーズロックループ３３ を示す第２図を今参照する。線３５上の入力信号が好ましくは差動的にエンコー ドされた２進位相シフトキーであり、それはＩＦフィルタ３６に与えられかつ出 力フィルタ処理された信号は周波数２倍器３４に与えられて搬送周波数の２倍で ありかつデータが除去された状態の線３７上の信号を発生する。線３７上の信号 はミクサ３８に与えられ、その出力はループフィルタ３９１；与えられて線４１ 上に誤り信号を発生し、それは好ましくは搬送周波数で動作される電圧制御発振 器４２に与えられる。線４３上の電圧制御発振器の出力は周波数２倍器４０に与 えられ、それの出力はミクサ３８に与えられる。線４３上の電圧制御発振器４２ の出力はまた９０°位相シフタ４４に与えられて線４５上の直角位相シフトされ た信号を発生し、それは線３５上の入力信号とともにミクサ４６に与えられて線 ４７上に出力信号を発生し、それはローパスフィルタ４８に与えられる。ローパ スフィルタ４８の線４９上の出力はビット同期装置５１に与えられかつビット同 期装置５１の線５２上の出力はコンパレータ５３に与えられて線５４上のデータ 出力を発生する。前述の周波数２倍器３４は入来の信号のうなり周波数を２倍に し、うなり周波数の増加のために追跡ループ内でロックするのがより難しい信号 を作る。これは入来の信号の収集時間の増加をもたらす。

この発明のフ二一ズ口ックルーブ５５のブロック図を示す第３図を今参照する。

第３図において示される好ましい実施例は固定されたまたは単一の速度バースト モードにおいて用いられるかもしれず、または後に説明されるであろうように、 可変速度モードにおいて広い範囲にわたりてビット同期装置６９の周波数を変更 することによって用いられるかもしれない。周波数の範囲がより広く拡張される 必要があるとき、データループおよび追跡ループ内のローパスフィルタ６７．６ ２が可変速度を拡げるように切換えられるかまたは変更され得る。この発明のさ らなる特徴は、それが線５６上の２進位相シフトキーのエンコードされないデー タ信号を受入れるか、または好ましいモードにおいて動作するとき、データの流 れに先行する搬送トーン信号のバーストへのロッキングオンの後に差動的にエン コードされた２進コ一ドシフトコード信号をまた受入れるかのいずれかというこ とである。この説明の目的のために線５６上の信号が、線５８上のそれの出力が ミクサ５９に与えられるＩＦフィルタ５７へ与えられる搬送トーン信号として第 １に説明されるであろう。１１６１上のミクサ５９の出力がローパスフィルタ６ ２へ与えられ、それは好ましくはデータ周波数と同じ広さのバンドパスを有する 。線６３上のフィルタ処理された出力はロック検出器６４として示される新規の フ二−ズロツタ検出手段に与えられる。線５８上のフィルタ処理されたデータ信 号はまたデータ検出ループ内のミクサ６５に与えられる。線６６上のミクサ６５ からの出力はローパスフィルタ６２と同じバンドパスを有するローパスフィルタ ６７に与えられる。線６８上のフィルタ処理された出力はビット同期装置６つ、 コンパレータ７１（それは線７２上の真のデータ出力を発生する）およびコンパ レータ７３へと同様に、ロック検出器６４に与えられる。コンパレータ７１およ び７３は線６８上で起こる零の周辺の遷移に応答してプラスおよびマイナス１の 出力を発生する。ロック検出器６４は追跡ループが搬送信号にロックオンされる 条件を示す線６８上の高電圧および線６３上の低電圧を捜している。第３図にお いて示される好ましい実施例において、搬送トーン信号のバーストが供給され、 それはデータの流れに先立ちかつロック検出を達成するのに十分に長いように予 め決められる。搬送信号にロッキングオンする後、ロック信号が線７４上に発生 され、それはデータ検出ループを追跡ループに接続しかつフェーズロックループ ５５の動作を完了するスイッチ７５を閉じる。線６３上の追跡誤り信号が高速乗 算器７６に与えられ、それは線７７上に誤り信号出力を発生し、それはフィルタ ７８内でフィルタ処理されかつ線７９上のフィルタ処理された誤り信号を供給し 、それは電圧制御発振器８１に与えられる。電圧制御発振器の線８２上の出力が ミクサ６５に、かつ９０°位相シフタ８３を経てミクサ５９へ与えられ、こうし て、追跡ループを完了する。動作の好ましいモードにおいて、スイッチ７５が最 初に開けられかつ搬送トーン信号が線５６上に受取られロック検出器６４が！Ｉ ５６上でのデータの流れの伝送の受取りに先立ってスイッチ７５を閉じることを 引き起こすことが理解されるであろう。第３図において示される可変速度受信機 およびフェーズロックループ５５への利点は、追跡ループが同位相でロッンクオ ンしそれゆえ線５６上の信号が差動的にエンコードされる必要がないということ である。しかしながら、スイッチ５７が閉じられたときもし差動的にエンコード されたＢＰＳＫ信号が線５６に与えられれば、システムは動作可能でありかつ同 一位相にある。短い収集期間の間に搬送トーン信号が追跡ループ内に存在すると き、とにかくうなりノート周波数は乗算されず、こうして、収集時間を減じると いうことが注目されるであろう。一旦ロツク検出器６４がスイッチ７５を閉じれ ば、受信機は低い周波数で線５６上のデータ変調された搬送波を追跡するであろ う。

、フィルタ６２および６７はデータ周波数の完全な範囲を含むように設計され、 こうして、ドツプラーシフトがデータ速度と同じ長さであるかもしれず、かつシ ステムはそれでも搬送信号を引込みかつロックオンするであろう。さらに、デー タ周波数の完全な範囲内の信号を引込むシステムの能力は引込範囲を増加し、な ぜならば先行技術のシステムはデータ周波数の範囲内の信号を引込むことができ ないからである。第３図において説明されるフェーズロックループは高速乗算器 ７６を用いる。フェーズロックループの周波数は、約２ギガビツトのデータ速度 で動作することができる高速乗算器を設けることによって約２ギガヘルツに拡げ られるかもしれない。このシステムはより低い周波数においてアナログ乗算器と ともに動作可能であるが、好ましくは、　　　　　　　　　　　　に出願された 、高速チョッパ乗算器として用いられるかもしれない、絶対値検出器と題された 我々の同時係属中の出願連続番号において示されかつ説明される型の高速乗算器 ７６とともに動作可能である。

可変データ速度受信８１８０を実現するためのプロセッサコントローラ８５を示 すこの発明のより詳しいブロック図である第４図を今参照する。第４図において 示される受信機８０のエレメントおよび動作のモードは第３図において示される 受信機に類似でありかつ第３図において示されるそれらと同一のエレメントが第 ４図の番号づけシステムにおいて用いられた。たとえば、線５７上の入力の流れ は第３図と同じであるＩＦフィルタ５７に与えられる。しかしながら、ＩＦフィ ルタ５７の出力はここにおいて後に説明されるであろうＡＧＣ回路の動作のため に用いられる増幅器８４に与えられる。線５８上のフィルタ処理されたデータの 流れは再び上記に説明されたようにミクサ６５および５９に与えられる。線６８ 上の復調されたデータ信号を提供する結果となるデータループは第３図と同じ番 号を有する同じ構成要素を用いる。高速乗算器７６を用いる追跡ループはまた第 ３図と同じ番号をつけられる。線６３上のローパスフィルタ６２の出力がロック 検出器６４の内部に先に置かれた絶対値検出器６４′に与えられるということが 注目されるであろう。類似してＡＧＣ線６８′内の絶対値検出器６８′は前には ロック検出器６４の内部であったが今はその出力信号が増幅器８４に結合されて 示されかつ線６８′上の同じ信号はロック検出器６４に結合される。好ましい実 施例の可変データ速度受信機はプロセスコントローラ８５を用いその制御線８６ はプログラム可能抵抗器バック８７および第２のプログラム可能抵抗器バック８ ８に接続され、かつそれらはローパスフィルタ６７および６２にそれぞれ接続さ れ、フィルタの帯域幅の変更を可能とする。プログラム可能抵抗器バック８７お よび８８が切換えられて所望の適当なフィルタ帯域幅を提供するスイッチ選択可 能ハードウェアである複数個のアナログ抵抗器および構成要素を含んでもよいと ということが理解される。可変データ速度受信機をさらに実現するために、制御 線８９がビット同期装置６９（仮想線のブロックの内側に示される）に与えられ て示される。またビット同期装置の出力として示されるのは線９０上のオンタイ ムクロックであり、またコンパレータ７１への入力として示される。１Ｆ増幅器 ８４に与えられる自動ゲイン制御線６８′がミクサ６５および５９への線５８上 の定電圧レベル信号を維持する目的のために働き、それゆえローパスフィルタの ループ設計パラメータが信号入力線５６上のパワーの変動があるかもしれないに もかかわらず一定に維持されるかもしれないということが注目されるであろう。

ビット同期装置６９は示されるようにアーリー・アンド−レート−ゲートピット 同期装置（ａｎ　　ｅａｒｌｙ−ａｎｄ−１ａｔｅｇａｔｅ　ｂｉｔ　５ｙｎｃ ｈｒｏｎｉｚｅｒ）として実現されるかもしれない。

遅延および乗算および／またはデジタルの遷移のトラッカを用いるなどのビット 同期装置を達成する他の方法がまたここにおいて達成される同じ結果を有して用 いられ得るがしかし設計がより複雑でありかつ実現するのがより高価であるとい うことがわかった。

線６８上の回復されたデータ信号は２つのサンプルおよび保持（Ｓ＆Ｈ）回路９ １および９２に与えられるのが示され、それらのそれぞれの出力は絶対値検出器 （ＡＢＳ）９３および９４に与えられる。線９５および９６上の絶対値検出器９ ３．９４の出力は差動増幅器９７に与えられて１ｓ９８上の誤り電圧信号を発生 しそれはループフィルタ９９に与えられる。ループフィルタ９９の出力はプログ ラム可能クロック１０１に与えられ、それはプロセッサコントローラ８５からの 線８９上の制御信号によってプログラムされる。プログラム可能クロック１０１ は予め定められた所望の周波数で複数個のスイッチ選択可能クロックを用いるこ とによって実現されるかもしれず、線９０上のオンタイムクロックを発生するた めのデジタルシンセサイズクロックとして実現されるかもしれず、それはコンパ レータ７１に与えられ、それはまた第３図に示される。オンタイムクロックはま た２つの出力を有するｌ／４ビツト遅延１０２に与えられ、それぞれ線１０３お よび１０４上の、一方はＣＬＫとして示されるクロックの前縁でありかつ他方は ＣＬＫとして示されるクロック信号の後縁である。線１０３および１０４上のク ロック信号はサンプルおよび保持回路９１および９２に与えられ、それは前述に 説明されたように線６８上の入来のデータを同期する。２つのサンプルおよび保 持回路９１，９２の出力信号から誤り電圧を発生するために、絶対値検出器９３ および９４が用いられる。

６４′、６８′、９３および９４として示される絶対値検出器はリングダイオー ドまたは他の均等の絶対値検出器として実現されるかもしれない。しかしながら 、示される好ましい実施例において、絶対値検出器は、高速乗算器７６内におい て高速チョッパとしてまた用いられる絶対値検出器と第された　　　　　に出願 された我々の同時係属中の出願連続番号　　　　　において述べられる好ましい 実施例の構造を用いて実現されるかもしれない。

アナログ装置を用いる好ましい実施例の可変データ速度受信機を説明したが、ロ ーパスフィルタ６２．６７からの線６８および６３上のアナログ出力信号がＡ− Ｄコンバータを用いてかつＡ−Ｄコンバータをオンタイムクロックでクロック動 作してデジタル信号に変換されるかもしれないということが理解されるであろう 。こうして高速乗算器７６およびビット同期装置６９はデジタルエレメントフォ ーマットにおいて容易に実現されるかもしれない。アナログフィルタはデジタル からアナログへまたはアナログからデジタルへ変換されるかもしれず、第４図の 実施例のデジタルプロセッサ８５によって制御されるデジタルシステムへの変換 を完了する。

この発明を用いるとき達成される収集時間の減少を示す第５図の波形を今参照す る。波形図の横座標は、位相誤りまたはロック検出器６４によって検出される線 ６８上の電圧から線６３上の電圧を減算したものを表わす。こうして、ロック検 出器６４における初期電圧差は論理のローを検知しかつ位相誤り差が減じるに従 い点１０６において論理のハイに達するまで過渡的応答曲線１０５が増加する。

時間Ｔ＾はこの実施例の発明を用いてのビット内の収集の時間を表わし、それは ５０ビット時間よりも少ないと決められておりかつデータ速度に対して不感応で ある。点ユ０６においてスイッチ７５はロック検出器６４によって閉じられる。

ロック検出器６４は論理のハイを検知し続けかつ係合されたスイッチ７５を保持 する。もし位相誤り信号が次第に消えていくかまたは追跡ループがロックオンを 失うかすれば、論理のハイはロック検出器６４においてもはや発生されないであ ろうしかつスイッチ７５は自動的に開かれるであろう。曲線１０７は第５図上に 重ねられて先行技術の第１図および第２図において示されるフェーズロックルー プを用いて必要であろうビットにおける収集時間を示す。

２つの先行技術の図は両方とも直角二乗装置を用いるので、収集時間はおおよそ 同じでありかつシミュレーションによって約１５００ビツト時間であると確かめ られた。この発明の収集の時間は約１５００から５０ビット時間に減少されたの が示され、それは３０対１の改良である。

第１図ないし第４図の実施例で発生される誤り信号の波形を示す第６Ａ図ないし 第６Ｂ図を今参照する。第６Ａ図は、第１図の線２３および第２図の線４１にお いて現われるうなりノート信号の正弦誤り信号を示す。それへ対照すると、スイ ッチ７５が第３図および第４図において閉じられるとき、線７７上に発生されて いる電圧誤りうなりノート信号が、第６Ａ図における電圧誤り信号と同じ周波数 を有する裁断されたうなりノート信号として第６Ｂ図において示される。しかし ながら、これはスイッチ７５が閉じられた後であるということが注目されるであ ろう。第６Ｃ図において示される波形はスイッチ７５が収集の間に開かれるとき 線７７において起こるうなりノート電圧誤り信号である。ドツプラーシフト誤り を増加させるように乗算されていない最初のドツプラーシフト誤りを有する信号 を追跡することによって収集が達成される。

第６Ａ図はそこにおいて時間ロックオンが起こり博る３つの安定ロック点１０８ を有する。第６Ａ図における安定ロック点がπおよび２πで起こるということが 注目され、それはデータの間違った位相でロックオンが起こり得るということを 示す。これはまた、ロックオンの間にデータの　　゛位相が適切に起こることを 確実にするためになぜ差動的エンコーディングが第１図および第２図において必 要かを説明する。第３図および第４図において、スイッチ７５が開かれていれば ロックオンは起こらずこうして第６Ｃ図のみが応用できる。安定ロック点１０９ は０および２πにおいてのみ起こり、それはロック検出器６４がデータの誤った 位相をロックオンできないことを意味する。第３図および第４図の実施例はこう して、差動的にエンコードされないＢＰＳＫ信号に対してロックオンできるがま た差動的にエンコードされたＢＰＳＫ信号を受取るおよびデコードすることがで きる。

好ましい実施例の可変データ速度受信機およびプログラム可能可変データ速度受 信機を説明したけれども、受信機が変化するデータ速度においてＢＰＳＫを受取 るおよびデコードするために役に立つだけではなく、しかし入来のデータの流れ に対してロックオンするための収集時間が先行技術の実施例を越えて約３０対１ のファクタによって改良されたことが理解されるであろう。さらに、この実施例 の可変データ速度受信機は高周波数受信機が用いられているとき固定されたデー タ速度のために用いられてもよい。

この発明の典型的な好ましい応用は、大陸部の合衆国の上方を飛ぶ衛星の軌道に 沿って位置された複数個の地上局から気象データを集めている衛星内で受信機を 用いることである。各々の地上局に接近すると、衛星の信号は衛星に対してバー ストモードで集められたデータの伝送をトリガし、そこでそれは中央収集局とし て用いられる地上受信局を越えて飛ぶまで集められかつ同化される。この点にお いて、衛星の受信機はバーストモードで地上局における好ましい実施例の発明の 受信機へ伝送し、それは天候のパターンを予報することにおける同化のために大 規模コンピュータへ伝送される前に、大陸部の合衆国の大きな部分にわたって気 象局のデータのすべてを直ちに集める。

地上局のいくつかは、伝送の好ましい異なるデータ速度を用いることによってデ ータの伝送が強められ得る環境に位置される。より高いまたはより低いデータ速 度で伝送することが有利なときはいつも、さらなる再設計またはハードウェアの 変更なしに受信機が所望のデータ速度で受取るように離れてプログラムされるか もしれない。こうして、この発明の所望の特徴は収集またはロックオン時間がビ ット時間の関数でありかつより速いデータ速度において実時間においてより早く 実際達成されるということである。

Ｆｉｇｕｒｅ　５ 国際調査報告

Claims (17)

【特許請求の範囲】
1. １．入力データの流れとして位相シフトキー（ＰＳＫ）データ信号を受取りかつ 出力においてドリフトのない実時間同位相データ信号を発生するための可変速度 受信機であって、 前記入力データの流れに結合された、搬送波の周波数で信号を発生するための電 圧制御発振器を含む型の追跡ループと、 前記入力データの流れに結合された、実時間データ出力信号を発生するためのデ ータ検出ループと、前記データ検出ループに結合されたデータの遷移を検出する ためのコンパレータと、 前記コンパレータと前記追跡ループとの間に結合された電子スイッチ手段と、 前記電子スイッチ手段へおよび前記追跡ループヘおよび前記データ検出ループへ 結合された、前記追跡ループにおけるおよび前記データ検出ループにおける電圧 誤り信号が、追跡ループが入力データの流れの搬送波の位相および周波数にロッ クオンされることを示す予め定められた電圧差に達したときに検出するための、 位相ロック検出手段とを含み、さらに、 前記位相ロツク検出手段は前記電子スイッチ手段を閉じるための手段を有する、 可変速度受信機。
2. ２．前記フェーズロックループ内の前記電子スイッチに結合された高速乗算器を さらに含む、請求項１に記載の可変速度受信機。
3. ３．前記位相ロックループがループフィルタの入力に結合された高速乗算器を含 み、さらに、 前記ループフィルタの出力が前記追跡ループの電圧制御発振器に結合される、請 求項１に記載の可変速度受信機。
4. ４．前記電子スイッチが前記高速乗算器および前記追跡ループの間に接続される 、請求項３に記載の可変速度受信機。
5. ５．前記入力データの流れ内に増幅器をさらに含む、請求項１に記載の可変速度 受信機。
6. ６．前記入力データの流れが、前記位相ロック検出手段が前記電子スイッチ手段 を閉じることを引き起こすのに十分であるように予め定められたビット内の長さ を有する搬送信号のデータなしの部分を含む、請求項１に記載の可変速度受信機 。
7. ７．前記入力データの流れには前記入来の信号の位相を再同期するために搬送信 号の周期的なデータのない部分が設けられる、請求項６に記載の可変速度受信機 。
8. ８．前記追跡ループおよび前記データ検出ループの各々がローバスフィルタ手段 と、 ビット同期装置と、 前記ローバスフィルタの周波数を変更するためおよび前記データ検出ループ内の 前記ビット同期装置の周波数を変えるための手段とを含む、請求項１に記載の可 変速度受信機。
9. ９．前記ローバスフィルタの周波数を変えるための前記手段が前記ローバスフィ ルタ内のプログラム可能抵抗器パックに結合されたプロセッサコントローラを含 む、請求項８に記載の可変速度受信機。
10. １０．前記プロセッサコントローラに結合されたプログラム可能クロックをさら に含む、請求項９に記載の可変速度受信機。
11. １１．アーリー・レートゲート回路を含む前記データ検出ループ内のビット同期 装置をさらに含む、請求項１に記載の可変速度受信機。
12. １２．そのようなアーリー・レートゲート回路がサンプルおよび保持回路および 絶対値検出器を含む、請求項１１に記載の可変速度受信機。
13. １３．前記絶対値検出器の出力に結合された差動増幅器をさらに含む、請求項１ ０に記載の可変速度受信機。
14. １４．前記プログラム可能クロックのオンタイムクロック出力に結合された遅延 回路手段をさらに含む、請求項１３に記載の句変速度受信機。
15. １５．前記ビット同期装置の前記プログラム可能クロックが前記プロセッサコン トローラに結合されたデジタルシンセサイザクロックを含む、請求項１４に記載 の可変速度受信機。
16. １６．データ検出ループおよび追跡ループを有するフェーズロックループ回路を 用いる可変データ速度受信機内の収集時間を減じる方法であって、 前記データ検出ループを追跡ループヘの入力において前記追跡ループから分離す るステップと、前記追跡ループの入力において電子スイッチを設けるステップと 、 前記データ検出ループおよび前記追跡ループにおける位相誤り電圧信号の間の差 を検出するステップと、前記データ検出ループおよび前記追跡ループの間の前記 電子スイッチを閉じて、位相誤り電圧信号差が追跡ループが搬送信号にロックオ ンされたことを示すとき動作可能回路としてフェーズロックループを再接続する ステップとを含む、可変データ速度受信機内の収集時間を減じる方法。
17. １７．前記フェーズロックループヘのデータの流れの入力へのプリアンブルとし て搬送トーン信号のバーストを提供し、前記搬送トーン信号の収集の速度をさら に増す、請求項１６に記載の方法。