JPH0250363A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は信号のジッタ成分の吸収を行うディジタル信号
処理装置に関するものである。

従来の技術 近年、ディジタル処理技術が音響、映像、情報処理の分
野で広く用いられている。特にディジタルオーディオの
分野においては、ディジタル信号の伝送系で生じなジッ
タ成分が音質に与える影響が非常に大きく、そのジッタ
成分を吸収するディジタル信号処理装置が使用されてい
る。第５図は従来のディジタル信号処理装置を示す０ｍ
ビットパラレルの入力ディジタル信号１およびこれに同
期した入力クロック信号２は第６図（ａＨｂ）に示す信
号波形のようにジッタを含んでおり、個々のｍビット入
力ディジタル信号１の周期Ｔｎ（ｎ＝０゜１．２・・・
）はデータごとに大きく異なっている。

そしてこのような大きなジッタを持つパラレルデータ信
号をそのままＤ／Ａ変換器に入力してオーディオ信号に
変換すると、各信号周期Ｔｎ（ｎ＝０．１．２・・・）
のばらつきが時間軸方向の波形歪となり、オーディオ特
性に悪影響を与える。そこで第５図では入力クロック信
号２のジッタ成分を吸収してジッタの少ないデータラ・
ｙ子信号３を作るためのＰＬＬ回路４と、ｍビット入力
ディジタル信号１をＰＬＬ回路４の出力に発生したデー
タラッチ信号３によりラッチしてｍビットパラレルの出
力ディジタル信号５を出力するｍビットのレジスタ群６
とが設けられている。第６図（Ｃ）にデータラッチ信号
３を示す、第６図（ｂ）と（Ｃ）を比軟すると、データ
ラッチ信号３はＰＬＬ回路４を用いて入力クロック信号
２のジッタが吸収されているため、その周期は常にほぼ
一定値ｔとなる。

そして第６図（ｄ）に示したｍビットパラレルの出力デ
ィジタル信号５は、データラッチ信号３の立ち上がりエ
ツジによりｍビット入力ディジタル信号１をラッチした
信号であるので、データラッチ信号３と同様にその周期
上はほぼ一定となり、出力ディジタル信号５はその周期
が一定しているため、非常にジッタが少なく、Ｄ／Ａ変
換の際に時間軸方向の波形歪が生じない。

発明が解決しようとする課題 このような従来の構成において、ＰＬＬ回路４の応答周
波数を非常に遅くし、データラッチ信号３のジッタがほ
とんどないと仮定した場合、ｍビット入力ディジタル信
号１のサンプリング周期をＴとしたとき、ｍビット入力
ディジタル信号１とデータラッチ信号３およびｍビット
出力ディジタル信号５の位相ずれ量が±（Ｔ／２）以上
になると、同期外れを起こし、誤まったデータがラッチ
される。

本発明はｍビット入力ディジタル信号とｍビット出力デ
ィジタル信号の許容最大位相ずれ量がｍビット入力ディ
ジタル信号のサンプリング周期によって制限されないデ
ィジタル信号処理装置を提供することを目的とする。

課題を解決するための手段 本発明のディジタル信号処理装置は、入力信号と内部ク
ロック信号の位相状態を検出する位相検出器と、複数の
遅延素子を直列接続して構成され前記入力信号のうちの
入力ディジタル信号を逐次遅延させる遅延手段と、前記
位相検出器の出力に応じて前記遅延手段への入力ディジ
タル信号の書き込み位置を切り換えるアドレス制御回路
とを備え、最終段の遅延素子の出力信号をジッタ吸収済
の出力ディジタル信号として出力することを特徴とする
。

作用 この構成によると、入力ディジタル信号に作用する遅延
手段の遅延量が、位相検出器とアドレス制御回路によっ
て切り換えられる。したがって、遅延量は、入力ディジ
タル信号と内部クロ・ｙりとの位相ずれ量によって決定
され、出力ディジタル信号は不連続になることなくジッ
タ吸収処理される。

実施例 以下、本発明の一実施例を第１図〜第４図に基づいて説
明する。なお、従来例を示す第５図と同様の作用をなす
ものには同一の符号を付けて説明する。

第１図ではディジタルフィルタ部７の前段にジッタ吸収
の機能を有した本発明のディジタル信号処理装置８が設
けられている。ディジタル信号処理装置８の位相検出器
９は、入力クロック信号２と内部クロックとしてのデー
タラッチ信号３の位相状態を検出し、両者の位相差に応
じたアドレス制御信号ｉｏ、　ｉｌを出力する。また、
位相検出器９はリセット信号１２によりアドレス制御信
号１０．１１を初期値にリセットする。入力ディジタル
信号１を遅延させる遅延手段１３はｍビットパラレルの
遅延素子１４．１５．１６を直列接続して構成されてお
り、ここでは遅延素子１４と１５の間、遅延素子１５と
１６の間に切換スイッチ１７．１８が介装されている。

切換スイッチ１７．１８はアドレス制御信号１０．１１
によって切り換えられており、位相検出器９の出力に応
じて遅延手段１３への入力ディジタル信号１の書き込み
位置を切り換えるアドレス制御回路１９として作用して
いる。ここでは遅延素子１４．１６はデータラッチ信号
３の立ち下がりエツジによりデータをラッチし、遅延素
子１５はデータラッチ信号３の立ち上がりエツジにより
データをラッチする。

なお、ディジタルフィルタ部７はフィルタリング演算に
利用されるｍビットパラレルの遅延素子２０〜２３と乗
算器２４〜２８およびアキュムレータ２９で構成されて
いる。遅延素子２０〜２３はデータラッチ信号３の立ち
上がりエツジでデータをラッチする。

乗算器２４〜２８の出力を加算するアキュムレータ２９
の出力にはディジタルフィルタ部７の演算結果３０がρ
ビットで出力される。第２図は入力ディジタル信号１を
遅延手段１３へ書き込むアドレスをリセット信号１２に
よって初期リセットしたときのタイミングを示す、リセ
ット信号１２により初期リセットされた直後は、入力デ
ータ書き込みアドレスが遅延素子１５にセットされてお
り、第１図における切換スイッチ１７は上側、切換スイ
ッチ１８は下側にセットされ、入力ディジタル信号１は
まず遅延素子１５に書き込まれる。その後、遅延素子１
６、遅延素子２０へと順次シフトされて行く０次に第２
図に示した状態から入力クロック信号２の位相がデータ
ラッチ信号３の位相よりも徐々に進んで行き、Ｔ／２以
上進んだ状態を第３図に示す、この第３図より明らかな
ように遅延素子１５はデータラッチ信号３の立ち上がり
エッヂで入力ディジタル信号１をラッチしているため、
第３図に示すようなタイミングの際には、入力データ書
き込みアドレスを変更しないと、ｍ番目のデータＤｍが
ラッチされず抜けてしまう、このため、データラッチ信
号３の立ち上がりから立ち上がりまでの１周期の間Ａに
入力クロック信号２が２回立ち下がったことを位相検出
器９で検出し、アドレス制御信号１０゜１１により切換
スイッチ１７．１８を共に下側にセットして、データ書
き込みアドレスを遅延素子１５から遅延素子１４へ切り
換える。これにより人力ディジタル信号１はまず遅延素
子１４に書き込まれ、遅延素子１５、遅延素子１６、遅
延素子２０〜２３へと順次シフトされて行く、そして上
記のように入力データ書き込みアドレスを切り換えるこ
とによりＤｍが抜けることなく、後段の遅延素子２０〜
２３へと転送される。

第２図に示した状態から入力クロック信号２の位相がデ
ータラッチ信号３の位相よりも徐々に遅れてＴ／２以上
遅れた場合には、第４図に示すようになる。この場合に
は、データ書き込みアドレスを遅延素子１５のままにし
ておくと入力ディジタル信号１のΩ番目のデータＤ、を
２度ラッチしてしまうため、データの並びが不連続とな
ってしまう、このため、データラッチ信号３の立ち上が
りから立ち上がりまでの１周期の間Ｂに入力クロック信
号２が１度も立ち下がらなかったことを位相検出器９で
検出し、アドレス制御信号１１によって切換スイッチ１
８を上側にセットしてデータ書き込みアドレスを遅延素
子１５から遅延素子１６へと切り換える。これにより入
力ディジタル信号１はまず遅延素子１６に書き込まれ、
遅延素子２０〜２３へと順にシフトされて行く、そして
上記のように入力データ書き込みアドレスを切り換える
ことにより、データの並びが不連続になることなく入力
ディジタル信号１がディジタルフィルタ部７へと転送さ
れる。

このような動作を繰り返すことにより、入力クロック信
号２とデータラッチ信号３の位相ずれ量が±Ｔ／２以上
になった場合でも、データが不連続になることなくディ
ジタルフィルタ部７へと転送される。そしてディジタル
フィルタ部７の内部では遅延素子２０〜２３、乗算器２
４〜２８、アキュムレータ２９によりフィルタリング演
算が行われる。

上記の実施例では、ディジタルフィルタ部７で使用され
るｍビットパラレルの遅延素子２０〜２３と同じ別のｍ
ビットパラレルの遅延素子１４〜１６を使用してジッタ
吸収を行うことができ、ＲＡ　Ｍを遅延素子としてディ
ジタルフィルタ部７を形成しているような場合に、その
集積回路の残りのＲＡＭ部分を有効に利用して構成する
ことができる。

上記の実施例ではジッタ吸収用の遅延素子の数が３個の
場合について説明したが、遅延素子の数を増やずことに
より許容最大位相ずれ量を大きくすることが可能である
。

上記の実施例の位相比較器は、入力クロック信号２とＰ
ＬＬ回路４によって作られたデータラッチ信号３とを比
較していたが、入力ディジタル信号１の変化の様子を検
出した信号と内部クロック信号としてのデータラッチ信
号などと比較しても同様である。

発明の効果 以上のように本発明によれば、入力信号と内部クロック
信号の位相状態を検出する位相検出器と、複数の遅延素
子を直列接続して構成され前記入力信号のうちの入力デ
ィジタル信号を逐次遅延させる遅延手段と、前記位相検
出器の出力に応じて前記遅延手段への入力ディジタル信
号の書き込み位置を切り換えるアドレス制御回路とを備
え、最終段の遅延素子の出力信号をジッタ吸収済の出力
ディジタル信号として出力したため、入力ディジタル信
号に作用する遅延手段の遅延量が、入力ディジタル信号
と内部クロックとの位相ずれ量によって決定され、許容
最大位相ずれ量が入力信号のサンプリング周期により制
限されないものであって、極めて広範囲にわたるジッタ
吸収を行い、非常にジッタの少ない出力データ信号を得
ることができる。

【図面の簡単な説明】

第１図は本発明のディジタル信号処理装置の構成図、第
２図と第３図および第４図は同装置の各状態における各
信号のタイミングチャート図、第５図は従来のディジタ
ル信号処理装置の構成図、第６図は同装置のタイミング
チャート図である。 １・・・入力ディジタル信号、２・・・入力クロック信
号、３・・・データラッチ信号〔内部クロック〕、５・
・・出力ディジタル信号、９・・・位相検出器、１３・
・・遅延手段、１４〜１６・・・遅延素子、１９・・・
アドレス制御回路。 代理人　　　森　　本　　義　　弘

Claims (1)

【特許請求の範囲】
1. １、入力信号と内部クロック信号の位相状態を検出する
   位相検出器と、複数の遅延素子を直列接続して構成され
   前記入力信号のうちの入力ディジタル信号を逐次遅延さ
   せる遅延手段と、前記位相検出器の出力に応じて前記遅
   延手段への入力ディジタル信号の書き込み位置を切り換
   えるアドレス制御回路とを備え、最終段の遅延素子の出
   力信号をジッタ吸収済の出力ディジタル信号として出力
   するディジタル信号処理装置。