JPH04159691A - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
- Publication number
- JPH04159691A JPH04159691A JP2286094A JP28609490A JPH04159691A JP H04159691 A JPH04159691 A JP H04159691A JP 2286094 A JP2286094 A JP 2286094A JP 28609490 A JP28609490 A JP 28609490A JP H04159691 A JPH04159691 A JP H04159691A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clka
- clki
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期式半導体記憶装置に関し、特に同期信号の
周波数を変換する同期式半導体記憶装置に関する。
周波数を変換する同期式半導体記憶装置に関する。
従来のかかる同期式半導体記憶装置は、ＲＡ、Ｍ回路ブ
ロックと、入出力側に設けた入力信号保持回路および出
力信号保持回路とを有し、同期信号によって前記入力信
号保持回路及び前記圧力信号保持回路をデータ保持状態
やデータスルー状態に制御している。例えば、同期信号
が高レベルの時、入力信号保持回路はデータ保持状態で
且つ出力信号保持回路はデータスルー状態になり、低レ
ベルの時は、逆の動作を行っている。
ロックと、入出力側に設けた入力信号保持回路および出
力信号保持回路とを有し、同期信号によって前記入力信
号保持回路及び前記圧力信号保持回路をデータ保持状態
やデータスルー状態に制御している。例えば、同期信号
が高レベルの時、入力信号保持回路はデータ保持状態で
且つ出力信号保持回路はデータスルー状態になり、低レ
ベルの時は、逆の動作を行っている。
第４図はかかる従来の一例を示す同期式半導体記憶装置
のブロック図である。
のブロック図である。
第４図に示すように、かかる記憶装置はメモリセルで構
成したＲＡＭ回路ブロック１と、このＲＡＭ回路ブロッ
ク１に対するアドレス信号端子Ａｄｄ、書込み許可（ラ
イトイネーブル）信号端子ＷＥおよびＣ３信号端子や入
力データ端子Ｄｏｓからの信号やデータを保持する入力
信号保持回路２〜５と、ＲＡＭ回路ブロック１から圧力
端子ＯＵＴに出力するデータを保持する出力データ保持
回路６と、クロック（同期信号）端子ＣＬＫからの外部
同期信号を入力し、同相で且つ遅延した内部同期信号Ｃ
ＬＫＡとこの内部同期信号ＣＬＫＡクロックを反転させ
た内部同期信号ＣＬＫＡとを出力するゲート回路ｌＯと
を有している。
成したＲＡＭ回路ブロック１と、このＲＡＭ回路ブロッ
ク１に対するアドレス信号端子Ａｄｄ、書込み許可（ラ
イトイネーブル）信号端子ＷＥおよびＣ３信号端子や入
力データ端子Ｄｏｓからの信号やデータを保持する入力
信号保持回路２〜５と、ＲＡＭ回路ブロック１から圧力
端子ＯＵＴに出力するデータを保持する出力データ保持
回路６と、クロック（同期信号）端子ＣＬＫからの外部
同期信号を入力し、同相で且つ遅延した内部同期信号Ｃ
ＬＫＡとこの内部同期信号ＣＬＫＡクロックを反転させ
た内部同期信号ＣＬＫＡとを出力するゲート回路ｌＯと
を有している。
かかる同期式半導体記憶装置の動作を左右するサイクル
タイムは、読出しサイクル及び書込みタイクルの遅い動
作の方で決定されている。
タイムは、読出しサイクル及び書込みタイクルの遅い動
作の方で決定されている。
上述した従来の同期式半導体記憶装置は、読出し動作が
早く且つ書込み動作の遅い回路では、書込み時のサイク
ルタイムが読出し時のサイクルタイムとなり、読出し時
の高速性を活かせないという欠点がある。また、高速性
を活かすためには、読出し時に早いサイクルタイム、書
込み時には遅いサイクルタイムの如き２つの同期信号を
用意する必要があるという欠点もある。
早く且つ書込み動作の遅い回路では、書込み時のサイク
ルタイムが読出し時のサイクルタイムとなり、読出し時
の高速性を活かせないという欠点がある。また、高速性
を活かすためには、読出し時に早いサイクルタイム、書
込み時には遅いサイクルタイムの如き２つの同期信号を
用意する必要があるという欠点もある。
本発明の目的は、数少ない同期信号により最適な書込み
サイクルタイムあるいは読出しサイクルタイムを実現す
る同期式半導体記憶装置を提供することにある。
サイクルタイムあるいは読出しサイクルタイムを実現す
る同期式半導体記憶装置を提供することにある。
こ課題を解決するための手段〕
本発明の同期式半導体記憶装置は、同期式信号端子と、
同期信号に同期してデータ保持動作をする入力信号保持
回路及び出力信号保持回路と、書込み及び読出し動作を
制御する信号端子と、書込み及び読出し動作を制御する
信号で制御され且つ前記同期信号の周波数を変換する周
波数変換回路とを有して構成される。
同期信号に同期してデータ保持動作をする入力信号保持
回路及び出力信号保持回路と、書込み及び読出し動作を
制御する信号端子と、書込み及び読出し動作を制御する
信号で制御され且つ前記同期信号の周波数を変換する周
波数変換回路とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す同期式半導体記憶
装置のブロック図である。
装置のブロック図である。
第１図に示すように、本実施例は通常のＲＡＭ回路１と
、入力信号保持回路２〜５と、出力信号保持回路６と、
これら入力信号保持回路２〜５および出力信号保持回路
６を選択するためのセレクタ７および８と、セレクタ７
．８へ逆相の内部同期信号を供給する分周回路を用いた
周波数変換回路９と、外部同期信号ＣＬＫから同相且つ
遅延した内部同期信号ＣＬＫＡおよびこれと反転した内
部同期信号ＣＬＫＡを作成するゲート回路１０とを有し
ている。また、入力信号保持回路２〜５および出力信号
保持回路６は、例えば、Ｄタイプのフリップフロップで
構成され、セレクタ７．８からの内部同期信号ＣＬＫＩ
、ＣＬＫＩによりそれぞれ制御される。この内部同期信
号ＣＬＫＩ。
、入力信号保持回路２〜５と、出力信号保持回路６と、
これら入力信号保持回路２〜５および出力信号保持回路
６を選択するためのセレクタ７および８と、セレクタ７
．８へ逆相の内部同期信号を供給する分周回路を用いた
周波数変換回路９と、外部同期信号ＣＬＫから同相且つ
遅延した内部同期信号ＣＬＫＡおよびこれと反転した内
部同期信号ＣＬＫＡを作成するゲート回路１０とを有し
ている。また、入力信号保持回路２〜５および出力信号
保持回路６は、例えば、Ｄタイプのフリップフロップで
構成され、セレクタ７．８からの内部同期信号ＣＬＫＩ
、ＣＬＫＩによりそれぞれ制御される。この内部同期信
号ＣＬＫＩ。
ＣＬＫＩは外部からの同期信号ＣＬＫよりつくられる。
すなわち、ゲート回路１０により外部クロックＣＬＫの
同相（同じ周波数）で且つ遅延した同期信号ＣＬＫＡ又
は反転した同期信号ＣＬＫＡと、周波数変換回路９の分
周出力ＣＬＫＢ又は反転した同期信号ＣＬＫＢとをセレ
クタ７又は８で選択する。この内部同期信号ＣＬＫＩお
よびＣＬＫＩのどちらかを選択するかは、書込み許可信
号ＷＥ°によって決定される。例えば、周波数変換回路
９が分周回路で構成されているので、外部Ｉ［信号ｃＬ
Ｋは読出しサイクルと同じ周波数で入力される。また、
書込みサイクルは読出しサイクルより遅いので、分周回
路を介して２倍のサイクルにする必要がある。
同相（同じ周波数）で且つ遅延した同期信号ＣＬＫＡ又
は反転した同期信号ＣＬＫＡと、周波数変換回路９の分
周出力ＣＬＫＢ又は反転した同期信号ＣＬＫＢとをセレ
クタ７又は８で選択する。この内部同期信号ＣＬＫＩお
よびＣＬＫＩのどちらかを選択するかは、書込み許可信
号ＷＥ°によって決定される。例えば、周波数変換回路
９が分周回路で構成されているので、外部Ｉ［信号ｃＬ
Ｋは読出しサイクルと同じ周波数で入力される。また、
書込みサイクルは読出しサイクルより遅いので、分周回
路を介して２倍のサイクルにする必要がある。
第２図は第１図における周波数変換回路に分周回路を用
い外部同期信号から得られる内部同期信号の波形図であ
る。
い外部同期信号から得られる内部同期信号の波形図であ
る。
第２図に示すように、読出しは外部同期信号１サイクル
の同期信号ＣＬＫＡ又はＣＬＫＡを使い、書込みは２サ
イクル分に相当する同期信号ＣＬＫＢ又はＣＬＫＢを使
う。この２つの選択は書込み許可信号ＷＥ°に基づき、
セレクタ７および８て行なわれる。
の同期信号ＣＬＫＡ又はＣＬＫＡを使い、書込みは２サ
イクル分に相当する同期信号ＣＬＫＢ又はＣＬＫＢを使
う。この２つの選択は書込み許可信号ＷＥ°に基づき、
セレクタ７および８て行なわれる。
第３図は本発明の第二の実施例を説明するための周波数
変換回路に逓倍回路を用いたときの外部同期信号より得
られる内部同期信号の波形図である。
変換回路に逓倍回路を用いたときの外部同期信号より得
られる内部同期信号の波形図である。
第３図に示すように、本実施例のハード構成は第１図の
周波数変換回路９を逓倍回路にした他は同一である。本
実施例の読出しは外部同期信号ＣＬＫの１／２サイクル
で行われ、また書込みは１サイクルで行なわれる。尚、
読出しおよび書込みサイクルの選択は前述した第一の実
施例と同様に書込み信号ＷＥて行なわれる。
周波数変換回路９を逓倍回路にした他は同一である。本
実施例の読出しは外部同期信号ＣＬＫの１／２サイクル
で行われ、また書込みは１サイクルで行なわれる。尚、
読出しおよび書込みサイクルの選択は前述した第一の実
施例と同様に書込み信号ＷＥて行なわれる。
ご発明の効果〕
以上説明したように、本発明の読出しサイクルと書込み
サイクルの異なる同期式半導体記憶装置は同期信号の周
波数変換回路および入出力保持回路を切換えるセレクタ
を搭載することにより、１種類の同期信号で最適な読出
しあるいは書込みサイクルを実現できるという効果を有
する。
サイクルの異なる同期式半導体記憶装置は同期信号の周
波数変換回路および入出力保持回路を切換えるセレクタ
を搭載することにより、１種類の同期信号で最適な読出
しあるいは書込みサイクルを実現できるという効果を有
する。
第１図は本発明の第一の実施例を示す同期式半導体記憶
装置のブロック図、第２図は第１図における周波数変換
回路に分周回路を用い外部同期信号より得られる内部同
期信号の波形図、第３図は本発明の第二の実施例を説明
するための周波数変換回路に逓倍回路を用いたときの外
部同期信号より得られる内部同期信号の波形図、第４図
は従来の一例を示す同期式半導体記憶装置のフロック図
である。 １・・・・・・ＲＡＭ回路ブロック、２〜５・・・・・
入力信号保持回路、６・・・・出力信号保持回路、７，
８・・セレクタ、９・・・・・・周波数変換回路、１０
・・・・・ゲート回路。 代理人 弁理士 内 原 晋 や２ 図
装置のブロック図、第２図は第１図における周波数変換
回路に分周回路を用い外部同期信号より得られる内部同
期信号の波形図、第３図は本発明の第二の実施例を説明
するための周波数変換回路に逓倍回路を用いたときの外
部同期信号より得られる内部同期信号の波形図、第４図
は従来の一例を示す同期式半導体記憶装置のフロック図
である。 １・・・・・・ＲＡＭ回路ブロック、２〜５・・・・・
入力信号保持回路、６・・・・出力信号保持回路、７，
８・・セレクタ、９・・・・・・周波数変換回路、１０
・・・・・ゲート回路。 代理人 弁理士 内 原 晋 や２ 図
Claims (1)
- 【特許請求の範囲】 １、同期式信号端子と、同期信号に同期してデータ保持
動作をする入力信号保持回路及び出力信号保持回路と、
書込み及び読出し動作を制御する信号端子と、書込み及
び読出し動作を制御する信号で制御され且つ前記同期信
号の周波数を変換する周波数変換回路とを有することを
特徴とする同期式半導体記憶装置。 ２、前記周波数変換回路は、逓倍回路であることを特徴
とする請求項１記載の同期式半導体記憶装置。 ３、前記周波数変換回路は、分周回路であることを特徴
とする請求項１記載の同期式半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286094A JPH04159691A (ja) | 1990-10-24 | 1990-10-24 | 同期式半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286094A JPH04159691A (ja) | 1990-10-24 | 1990-10-24 | 同期式半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159691A true JPH04159691A (ja) | 1992-06-02 |
Family
ID=17699862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286094A Pending JPH04159691A (ja) | 1990-10-24 | 1990-10-24 | 同期式半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002175689A (ja) * | 2000-09-29 | 2002-06-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO2014115245A1 (ja) * | 2013-01-22 | 2014-07-31 | 富士通株式会社 | 半導体メモリ及び半導体装置 |
-
1990
- 1990-10-24 JP JP2286094A patent/JPH04159691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002175689A (ja) * | 2000-09-29 | 2002-06-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| WO2014115245A1 (ja) * | 2013-01-22 | 2014-07-31 | 富士通株式会社 | 半導体メモリ及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970405A (en) | Clock selection circuit for selecting one of a plurality of clock pulse signals | |
| US6266780B1 (en) | Glitchless clock switch | |
| US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
| WO2024016896A1 (zh) | 多相时钟产生电路及方法 | |
| US5519343A (en) | Two channel direct digital synthesizer with waveform memory interleaving circuit | |
| US5436863A (en) | Semiconductor memory device | |
| JPH04159691A (ja) | 同期式半導体記憶装置 | |
| KR19980041606A (ko) | 가변 억세스 타임을 보장하는 동기형 반도체 메모리 장치 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| KR100236979B1 (ko) | 데이터 지연을 이용한 셀 동기 장치 | |
| JPS61227423A (ja) | 同期回路 | |
| JPH01208791A (ja) | 半導体記憶回路 | |
| JPS6376640A (ja) | 調歩同期信号受信回路 | |
| JPH0276332A (ja) | ビット位相同期回路 | |
| JP2655509B2 (ja) | シリアル／パラレル変換回路 | |
| JPH0575206B2 (ja) | ||
| JP2621205B2 (ja) | 分周回路 | |
| JP2553722B2 (ja) | ２相クロックの位相補正装置 | |
| KR100434309B1 (ko) | 에뮬레이터 회로 | |
| KR940006173B1 (ko) | 클럭 변환 회로 | |
| JPH0690657B2 (ja) | クロツク切替回路 | |
| KR20000002891U (ko) | 클럭 및 데이터 복원회로 | |
| JPH0314335A (ja) | シリアル通信装置 | |
| JPH04175023A (ja) | リタイミング・クロック乗せ換え回路 | |
| JPH10145344A (ja) | ビット位相同期回路 |